JPH05197520A - Ｆｉｆｏメモリ - Google Patents
ＦｉｆｏメモリInfo
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- JPH05197520A JPH05197520A JP4008823A JP882392A JPH05197520A JP H05197520 A JPH05197520 A JP H05197520A JP 4008823 A JP4008823 A JP 4008823A JP 882392 A JP882392 A JP 882392A JP H05197520 A JPH05197520 A JP H05197520A
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- empty
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Abstract
(57)【要約】
【目的】 フル信号検出後のデータ送出によるデータ溢
れをなくす。 【構成】 完全フルになる前にフル信号fullを出力す
る。フル信号fullの発生タイミングはpreset＿fullで設
定する。 【効果】 フル信号full検出後にデータを送出するプロ
セッサであってもデータ溢れがなく、ハーフフルを用い
る場合よりＦＩＦＯメモリ使用効率が良い。preset＿fu
llの設定で各種プロセッサに対応できる。
れをなくす。 【構成】 完全フルになる前にフル信号fullを出力す
る。フル信号fullの発生タイミングはpreset＿fullで設
定する。 【効果】 フル信号full検出後にデータを送出するプロ
セッサであってもデータ溢れがなく、ハーフフルを用い
る場合よりＦＩＦＯメモリ使用効率が良い。preset＿fu
llの設定で各種プロセッサに対応できる。
Description
【０００１】
【産業上の利用分野】本発明は、非同期に動作する複数
のプロセッサ、専用処理ハードウエア等の間をパイプラ
イン的にデータが流れる情報処理システムに関し、特
に、上流側プロセッサ等から下流側プロセッサ等への授
受に係るデータを一旦格納するＦＩＦＯ（Fast-In Fast
-Out）メモリの改良に関する。
のプロセッサ、専用処理ハードウエア等の間をパイプラ
イン的にデータが流れる情報処理システムに関し、特
に、上流側プロセッサ等から下流側プロセッサ等への授
受に係るデータを一旦格納するＦＩＦＯ（Fast-In Fast
-Out）メモリの改良に関する。
【０００２】
【従来の技術】従来から、各種情報処理システムにおい
てＦＩＦＯメモリが用いられている。例えば上流側プロ
セッサから下流側プロセッサに向けデータを流すパイプ
ライン型のシステムでは、特に上流側と下流側が非同期
の場合に、授受に係るデータを一旦格納するためＦＩＦ
Ｏメモリを用いる。
てＦＩＦＯメモリが用いられている。例えば上流側プロ
セッサから下流側プロセッサに向けデータを流すパイプ
ライン型のシステムでは、特に上流側と下流側が非同期
の場合に、授受に係るデータを一旦格納するためＦＩＦ
Ｏメモリを用いる。
【０００３】このようなシステムにおいては、一般に、
ＦＩＦＯメモリにおけるデータ格納状況を検出しつつ、
通信を行う。検出する状況としては、例えばＦＩＦＯメ
モリのエンプティやフルがある。エンプティとはＦＩＦ
Ｏメモリが空の状況であり、フルとは書き込みの余地が
ない状況である。ＦＩＦＯメモリは、これらの状況を、
エンプティ信号、フル信号によりプロセッサ等に知らせ
る。
ＦＩＦＯメモリにおけるデータ格納状況を検出しつつ、
通信を行う。検出する状況としては、例えばＦＩＦＯメ
モリのエンプティやフルがある。エンプティとはＦＩＦ
Ｏメモリが空の状況であり、フルとは書き込みの余地が
ない状況である。ＦＩＦＯメモリは、これらの状況を、
エンプティ信号、フル信号によりプロセッサ等に知らせ
る。
【０００４】上流側のプロセッサ、専用処理ハードウエ
ア等は、フル信号を検出してデータの送出をやめる。こ
れは、ＦＩＦＯメモリがフルであるにもかかわらずデー
タが送出されてしまうと、このデータがＦＩＦＯメモリ
から溢れてしまい、システムの誤動作につながるからで
ある。
ア等は、フル信号を検出してデータの送出をやめる。こ
れは、ＦＩＦＯメモリがフルであるにもかかわらずデー
タが送出されてしまうと、このデータがＦＩＦＯメモリ
から溢れてしまい、システムの誤動作につながるからで
ある。
【０００５】
【発明が解決しようとする課題】しかしながら、プロセ
ッサ等には、フル信号を検知してただちにデータの送出
を停止するものの他、フル信号検出後１以上のデータを
送出する構成のものもある。従って、実際にフルとなっ
ている状態でフル信号を出力するのでは遅く、データ溢
れが生じてしまう場合がある。
ッサ等には、フル信号を検知してただちにデータの送出
を停止するものの他、フル信号検出後１以上のデータを
送出する構成のものもある。従って、実際にフルとなっ
ている状態でフル信号を出力するのでは遅く、データ溢
れが生じてしまう場合がある。
【０００６】このような不具合を防止するＦＩＦＯメモ
リとしては、従来、完全にフルになる以前の状態（ハー
フフル）でフル信号を出力する構成があった。この構成
のＦＩＦＯメモリを使用した場合、フル信号検出後１以
上のデータを送出する構成のプロセッサであっても、デ
ータ溢れが生じることはない。しかし、このように早め
にフル信号を出力する構成では、ＦＩＦＯメモリの内部
メモリを有効活用できなくなる。
リとしては、従来、完全にフルになる以前の状態（ハー
フフル）でフル信号を出力する構成があった。この構成
のＦＩＦＯメモリを使用した場合、フル信号検出後１以
上のデータを送出する構成のプロセッサであっても、デ
ータ溢れが生じることはない。しかし、このように早め
にフル信号を出力する構成では、ＦＩＦＯメモリの内部
メモリを有効活用できなくなる。
【０００７】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、データ溢れが生じ
ないようかつ内部メモリを有効活用できるようＦＩＦＯ
メモリを構成し、さらにアクセスの高速化を実現するこ
とを目的とする。
とを課題としてなされたものであり、データ溢れが生じ
ないようかつ内部メモリを有効活用できるようＦＩＦＯ
メモリを構成し、さらにアクセスの高速化を実現するこ
とを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本発明の請求項１に係るＦＩＦＯメモリは、
各段毎に順に書き込み／読み出し可能な複数段の記憶手
段と、書き込みクロックを計数することにより複数段の
記憶手段からデータの書き込み先を指定する第１の計数
手段と、読み出しクロックを計数することにより複数段
の記憶手段からデータの読み出し先を指定する第２の計
数手段と、第２の計数手段により指定された段が第１の
計数手段により指定された段からみて設定値以上前の段
である場合に、前記記憶手段への書き込み余地がない旨
のフル信号を出力するフル信号出力手段と、この設定値
を設定する設定手段と、を備えることを特徴とする。
るために、本発明の請求項１に係るＦＩＦＯメモリは、
各段毎に順に書き込み／読み出し可能な複数段の記憶手
段と、書き込みクロックを計数することにより複数段の
記憶手段からデータの書き込み先を指定する第１の計数
手段と、読み出しクロックを計数することにより複数段
の記憶手段からデータの読み出し先を指定する第２の計
数手段と、第２の計数手段により指定された段が第１の
計数手段により指定された段からみて設定値以上前の段
である場合に、前記記憶手段への書き込み余地がない旨
のフル信号を出力するフル信号出力手段と、この設定値
を設定する設定手段と、を備えることを特徴とする。
【０００９】請求項２に係るＦＩＦＯメモリは、書き込
みクロックに応じてフル信号をラッチする第１のラッチ
手段を備えることを特徴とする。
みクロックに応じてフル信号をラッチする第１のラッチ
手段を備えることを特徴とする。
【００１０】請求項３に係るＦＩＦＯメモリは、第１及
び第２の計数手段の計数値が一致している場合にエンプ
ティ信号を出力するエンプティ信号出力手段と、読み出
しクロックに応じてエンプティ信号をラッチする第２の
ラッチ手段と、を備えることを特徴とする。
び第２の計数手段の計数値が一致している場合にエンプ
ティ信号を出力するエンプティ信号出力手段と、読み出
しクロックに応じてエンプティ信号をラッチする第２の
ラッチ手段と、を備えることを特徴とする。
【００１１】そして、請求項４に係る情報処理システム
は、非同期に動作する複数の情報処理手段の間をパイプ
ライン的に上流から下流に向けデータが流れ、各情報処
理手段の間でのデータの授受にあたって請求項１乃至３
記載のＦＩＦＯメモリにより当該データを一旦格納する
ことを特徴とする。
は、非同期に動作する複数の情報処理手段の間をパイプ
ライン的に上流から下流に向けデータが流れ、各情報処
理手段の間でのデータの授受にあたって請求項１乃至３
記載のＦＩＦＯメモリにより当該データを一旦格納する
ことを特徴とする。
【００１２】
【作用】本発明のＦＩＦＯメモリにおいては、書き込み
段及び読み出し段が、それぞれ第１又は第２の計数手段
により指定される。すなわち、第１の計数手段は例えば
上流側のプロセッサからの書き込みクロックを計数して
データの書き込み先を指定し、第２の計数手段は例えば
下流側のプロセッサからの読み出しクロックを計数して
データの読み出し先を指定する。ＦＩＦＯメモリの記憶
手段がフル状態となった場合、先に述べたようにフル信
号を出力する必要がある。本発明では、記憶手段がフル
であるか否かの判定を、第２の計数手段により指定され
た段が第１の計数手段により指定された段からみて設定
値以上前の段であるか否かの判定として実行している。
従って、例えば上流側のプロセッサがフル信号検出後に
１以上データを送出してしまうプロセッサであったとし
ても、記憶手段が完全にフルになっている状態に至る前
にフル信号が出力されているため、データ溢れを防止で
きる。さらに、この設定値の設定により、完全フル以前
の任意の時点でフル信号を出力させることが可能にな
り、データ送出に係るプロセッサ等の構成・動作に応じ
た設定が可能である。
段及び読み出し段が、それぞれ第１又は第２の計数手段
により指定される。すなわち、第１の計数手段は例えば
上流側のプロセッサからの書き込みクロックを計数して
データの書き込み先を指定し、第２の計数手段は例えば
下流側のプロセッサからの読み出しクロックを計数して
データの読み出し先を指定する。ＦＩＦＯメモリの記憶
手段がフル状態となった場合、先に述べたようにフル信
号を出力する必要がある。本発明では、記憶手段がフル
であるか否かの判定を、第２の計数手段により指定され
た段が第１の計数手段により指定された段からみて設定
値以上前の段であるか否かの判定として実行している。
従って、例えば上流側のプロセッサがフル信号検出後に
１以上データを送出してしまうプロセッサであったとし
ても、記憶手段が完全にフルになっている状態に至る前
にフル信号が出力されているため、データ溢れを防止で
きる。さらに、この設定値の設定により、完全フル以前
の任意の時点でフル信号を出力させることが可能にな
り、データ送出に係るプロセッサ等の構成・動作に応じ
た設定が可能である。
【００１３】請求項２においては、第１のラッチ手段に
よりフル信号がラッチされる。ラッチタイミングは例え
ば上流側プロセッサからの書き込みクロックで与えられ
る。これにより、上流側プロセッサの動作周波数に好適
に対応できる。
よりフル信号がラッチされる。ラッチタイミングは例え
ば上流側プロセッサからの書き込みクロックで与えられ
る。これにより、上流側プロセッサの動作周波数に好適
に対応できる。
【００１４】請求項３においては、第１及び第２の計数
手段の計数値が一致している場合にエンプティ信号が出
力される。また、第２のラッチ手段によりこのエンプテ
ィ信号がラッチされる。ラッチタイミングは例えば下流
側プロセッサからの読み出しクロックで与えられる。こ
れにより、下流側プロセッサの動作周波数に好適に対応
できる。
手段の計数値が一致している場合にエンプティ信号が出
力される。また、第２のラッチ手段によりこのエンプテ
ィ信号がラッチされる。ラッチタイミングは例えば下流
側プロセッサからの読み出しクロックで与えられる。こ
れにより、下流側プロセッサの動作周波数に好適に対応
できる。
【００１５】そして、請求項４においては、非同期に動
作する複数の情報処理手段の間でパイプライン的に上流
から下流に向けデータが流される。このとき、各情報処
理手段の間で授受されるデータが本発明のＦＩＦＯメモ
リにより一旦格納される。従って、互いに非同期の情報
処理手段の間でのデータの授受が、データ溢れなく、さ
らには高速に、実現される。
作する複数の情報処理手段の間でパイプライン的に上流
から下流に向けデータが流される。このとき、各情報処
理手段の間で授受されるデータが本発明のＦＩＦＯメモ
リにより一旦格納される。従って、互いに非同期の情報
処理手段の間でのデータの授受が、データ溢れなく、さ
らには高速に、実現される。
【００１６】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。
基づき説明する。
【００１７】実施例の構成 図１には、本発明の一実施例に係るＦＩＦＯメモリの構
成が示されている。この図に示されるＦＩＦＯメモリ
は、図示しない複数のプロセッサ、専用処理ハードウエ
ア等によりアクセスされる。これらのプロセッサ等は一
般に非同期である。この図に示されるＦＩＦＯメモリ
は、上流側プロセッサ等から下流側プロセッサ等に向け
パイプライン的に流されるデータを一旦格納する。
成が示されている。この図に示されるＦＩＦＯメモリ
は、図示しない複数のプロセッサ、専用処理ハードウエ
ア等によりアクセスされる。これらのプロセッサ等は一
般に非同期である。この図に示されるＦＩＦＯメモリ
は、上流側プロセッサ等から下流側プロセッサ等に向け
パイプライン的に流されるデータを一旦格納する。
【００１８】この図に示されるＦＩＦＯメモリは、Ｎ個
のレジスタ１０−ｉ（ｉ＝０，１，…Ｎ−１から構成さ
れるレジスタファイル１２を備えている。すなわち、レ
ジスタ１０−ｉはＦＩＦＯメモリの内部メモリである。
レジスタ１０−ｉは、ライトポインタ１４及びリードポ
インタ１６によって巡回的に指定され、上流側プロセッ
サによるデータin＿dataの書き込み及び下流側プロセッ
サによるデータout ＿dataの読み出しが実行される。
のレジスタ１０−ｉ（ｉ＝０，１，…Ｎ−１から構成さ
れるレジスタファイル１２を備えている。すなわち、レ
ジスタ１０−ｉはＦＩＦＯメモリの内部メモリである。
レジスタ１０−ｉは、ライトポインタ１４及びリードポ
インタ１６によって巡回的に指定され、上流側プロセッ
サによるデータin＿dataの書き込み及び下流側プロセッ
サによるデータout ＿dataの読み出しが実行される。
【００１９】すなわち、ライトポインタ１４は、上流側
プロセッサ等から書き込み信号wrが発せられているとき
に当該上流側プロセッサ等からの書き込みクロックclk1
（以下、wr＿clk ともいう）を計数する。上流側プロセ
ッサ等から供給されるデータin＿dataは、ライトポイン
タ１４の数値wr＿pointer によって指定されたレジスタ
１０−ｉに書き込まれる。この書き込み動作は、書き込
みクロックclk1の立ち上がりエッジで行う。
プロセッサ等から書き込み信号wrが発せられているとき
に当該上流側プロセッサ等からの書き込みクロックclk1
（以下、wr＿clk ともいう）を計数する。上流側プロセ
ッサ等から供給されるデータin＿dataは、ライトポイン
タ１４の数値wr＿pointer によって指定されたレジスタ
１０−ｉに書き込まれる。この書き込み動作は、書き込
みクロックclk1の立ち上がりエッジで行う。
【００２０】また、リードポインタ１６は、下流側プロ
セッサ等から読み出し信号rdが発せられているときに当
該下流側プロセッサ等からの読み出しクロックclk2（以
下、rd＿clk ともいう）を計数する。リードポインタ１
６の計数値rd＿pointer は、レジスタファイル１２に付
設されたマルチプレクサ１８に供給され、マルチプレク
サ１８からは、リードポインタ１６の計数値rd＿pointe
r に対応した段のレジスタ１０−ｉに格納されているデ
ータがout ＿dataとして出力され、下流側プロセッサ等
はこれを読み込む。この読み出し動作は、読み出しクロ
ックclk2の立ち下がりエッジで行う。
セッサ等から読み出し信号rdが発せられているときに当
該下流側プロセッサ等からの読み出しクロックclk2（以
下、rd＿clk ともいう）を計数する。リードポインタ１
６の計数値rd＿pointer は、レジスタファイル１２に付
設されたマルチプレクサ１８に供給され、マルチプレク
サ１８からは、リードポインタ１６の計数値rd＿pointe
r に対応した段のレジスタ１０−ｉに格納されているデ
ータがout ＿dataとして出力され、下流側プロセッサ等
はこれを読み込む。この読み出し動作は、読み出しクロ
ックclk2の立ち下がりエッジで行う。
【００２１】この実施例は、さらに、フラグチェッカ２
０、フルタイミング設定器２２、フリップフロップ２４
及び２６を有している。
０、フルタイミング設定器２２、フリップフロップ２４
及び２６を有している。
【００２２】フラグチェッカ２０は、wr＿pointer 及び
rd＿pointer が後述する条件を満たす場合、逐次エンプ
ティ信号empty 又はフル信号fullを出力する。フラグチ
ェッカ１８に接続されているフリップフロップ２４及び
２６は、それぞれ、empty 又はfullをラッチする。empt
y 及びfullは、それぞれ、clk2(rd ＿clk)又はclk1(wr
＿clk)の立ち上がりでラッチされる。ラッチされたempt
y 及びfull、すなわち図中のlat ＿empty 及びlat ＿fu
llは、プロセッサ等に出力される。
rd＿pointer が後述する条件を満たす場合、逐次エンプ
ティ信号empty 又はフル信号fullを出力する。フラグチ
ェッカ１８に接続されているフリップフロップ２４及び
２６は、それぞれ、empty 又はfullをラッチする。empt
y 及びfullは、それぞれ、clk2(rd ＿clk)又はclk1(wr
＿clk)の立ち上がりでラッチされる。ラッチされたempt
y 及びfull、すなわち図中のlat ＿empty 及びlat ＿fu
llは、プロセッサ等に出力される。
【００２３】そして、フルタイミング設定器２２は、外
部から供給される信号preset＿fullに応じ、フラグチェ
ッカ２０からのfullの出力時点を設定する。すなわち、
レジスタファイル１２におけるデータ溢れが生じること
なくかつレジスタ１０−ｉが効率的に使用されるよう、
preset＿fullにより、プロセッサ等の仕様に応じてfull
の出力時点を設定できる。
部から供給される信号preset＿fullに応じ、フラグチェ
ッカ２０からのfullの出力時点を設定する。すなわち、
レジスタファイル１２におけるデータ溢れが生じること
なくかつレジスタ１０−ｉが効率的に使用されるよう、
preset＿fullにより、プロセッサ等の仕様に応じてfull
の出力時点を設定できる。
【００２４】本実施例の大きな特徴は、empty 及びfull
の生成アルゴリズム、すなわちフラグチェッカ２０の動
作原理にある。特にfullの生成により、データ溢れの防
止という顕著な効果を得ることができる。以下、次の論
理式で表される信号生成アルゴリズムを参照しつつ、こ
れらの特徴に関して説明する。
の生成アルゴリズム、すなわちフラグチェッカ２０の動
作原理にある。特にfullの生成により、データ溢れの防
止という顕著な効果を得ることができる。以下、次の論
理式で表される信号生成アルゴリズムを参照しつつ、こ
れらの特徴に関して説明する。
【００２５】
【数１】 エンプティ時の動作 図２には、本実施例におけるエンプティ時の動作がタイ
ミングチャートとして示されている。なお、この図は負
論理で描かれている。
ミングチャートとして示されている。なお、この図は負
論理で描かれている。
【００２６】まず、上流側プロセッサ等からの書き込み
信号wr- がオンしていない時点（ｔ1 以前）でwr＿poin
ter ＝rd＿pointer ＝ｎ（０≦ｎ≦Ｎ−１）であったと
する。この場合、図３に示されるように、wr＿pointer
とrd＿pointer が同一のレジスタ１０−ｉを指してい
る。wr＿pointer は最後に書き込みを行ったレジスタ１
０−ｉを示しており、rd＿pointer は最後に読み出しを
行ったレジスタ１０−ｉを示しているから、wr＿pointe
r ＝rd＿pointer の場合、Ｎ個のレジスタ１０−ｉすべ
てに対して書き込みが可能である。
信号wr- がオンしていない時点（ｔ1 以前）でwr＿poin
ter ＝rd＿pointer ＝ｎ（０≦ｎ≦Ｎ−１）であったと
する。この場合、図３に示されるように、wr＿pointer
とrd＿pointer が同一のレジスタ１０−ｉを指してい
る。wr＿pointer は最後に書き込みを行ったレジスタ１
０−ｉを示しており、rd＿pointer は最後に読み出しを
行ったレジスタ１０−ｉを示しているから、wr＿pointe
r ＝rd＿pointer の場合、Ｎ個のレジスタ１０−ｉすべ
てに対して書き込みが可能である。
【００２７】この状態、すなわちエンプティ状態では、
上記アルゴリズムにおける第１の判定式が成立する。す
なわち、wr＿pointer ＝rd＿pointer であるから、フラ
グチェッカ２０はエンプティ信号empty をオンさせてい
る。フリップフロップ２６は、タイミングｔ3 以前のcl
k2(rd ＿clk)の立ち上がりエッジでこれをラッチしてい
る。従って、lat ＿empty もオンしている。
上記アルゴリズムにおける第１の判定式が成立する。す
なわち、wr＿pointer ＝rd＿pointer であるから、フラ
グチェッカ２０はエンプティ信号empty をオンさせてい
る。フリップフロップ２６は、タイミングｔ3 以前のcl
k2(rd ＿clk)の立ち上がりエッジでこれをラッチしてい
る。従って、lat ＿empty もオンしている。
【００２８】タイミングｔ1 においては、上流側プロセ
ッサ等からの書き込み信号wr- がオンする。この状態で
clk1(wr ＿clk)が立ち上がると（ｔ2 ）、wr＿pointer
が１インクリメントし、上流側プロセッサ等からのin＿
dataがwr＿pointer により示されるレジスタ１０に書き
込まれる。このとき、図４に示されるような状態とな
り、wr＿pointer ≠rd＿pointer となるため、エンプテ
ィ信号empty をオンさせる条件が成立しなくなる。この
ため、フラグチェッカ２０はエンプティ信号empty をオ
フさせる。フリップフロップ２６は、タイミングｔ3 、
すなわちタイミングｔ2 直後のclk2(rd ＿clk)の立ち上
がりでエンプティ信号empty をラッチする。すなわちla
t ＿empty がオフする。
ッサ等からの書き込み信号wr- がオンする。この状態で
clk1(wr ＿clk)が立ち上がると（ｔ2 ）、wr＿pointer
が１インクリメントし、上流側プロセッサ等からのin＿
dataがwr＿pointer により示されるレジスタ１０に書き
込まれる。このとき、図４に示されるような状態とな
り、wr＿pointer ≠rd＿pointer となるため、エンプテ
ィ信号empty をオンさせる条件が成立しなくなる。この
ため、フラグチェッカ２０はエンプティ信号empty をオ
フさせる。フリップフロップ２６は、タイミングｔ3 、
すなわちタイミングｔ2 直後のclk2(rd ＿clk)の立ち上
がりでエンプティ信号empty をラッチする。すなわちla
t ＿empty がオフする。
【００２９】図２においては、下流側プロセッサ等は読
み出し信号rdを常にオンさせている。従って、タイミン
グｔ3 直後のclk2(rd ＿clk)の立ち下がり（ｔ4 ）でリ
ードポインタ１６はrd＿pointer を１インクリメントさ
せ、ｎ＋１番目のレジスタ１０からのデータの読み出し
が実行される。
み出し信号rdを常にオンさせている。従って、タイミン
グｔ3 直後のclk2(rd ＿clk)の立ち下がり（ｔ4 ）でリ
ードポインタ１６はrd＿pointer を１インクリメントさ
せ、ｎ＋１番目のレジスタ１０からのデータの読み出し
が実行される。
【００３０】この読み出しが行われる結果、再び、レジ
スタファイル１２は図５に示されるようにエンプティ状
態となる。すなわち、フラグチェッカ２０は、wr＿poin
ter＝rd＿pointer の条件が成り立つため、再びエンプ
ティ信号empty をオンさせる。
スタファイル１２は図５に示されるようにエンプティ状
態となる。すなわち、フラグチェッカ２０は、wr＿poin
ter＝rd＿pointer の条件が成り立つため、再びエンプ
ティ信号empty をオンさせる。
【００３１】上流側プロセッサ等からの書き込み信号wr
は、次のclk1(wr ＿clk)の立ち上がり（ｔ5 ）までオン
している。タイミングｔ5 では、ライトポインタ１４は
clk1(wr ＿clk)の立ち上がりに応じwr＿pointer を１イ
ンクリメントさせ、レジスタ１０への書き込みが行われ
る。すると、図６に示されるようにエンプティ状態でな
くなるため、フラグチェッカ２０は再びエンプティ信号
empty をオフさせる。この直後のclk2(rd ＿clk)の立ち
上がり（ｔ6 ）では、このエンプティ信号empty がラッ
チされるが、タイミングｔ4 からｔ5 の間にclk2(rd ＿
clk)の立ち上がりがないためlat ＿empty の値には変化
がない。すなわち、上流側プロセッサ等と下流側プロセ
ッサ等とが非同期であるために短時間エンプティ信号em
pty がオンしても、これは、上流側プロセッサ等からは
見えなくなる。
は、次のclk1(wr ＿clk)の立ち上がり（ｔ5 ）までオン
している。タイミングｔ5 では、ライトポインタ１４は
clk1(wr ＿clk)の立ち上がりに応じwr＿pointer を１イ
ンクリメントさせ、レジスタ１０への書き込みが行われ
る。すると、図６に示されるようにエンプティ状態でな
くなるため、フラグチェッカ２０は再びエンプティ信号
empty をオフさせる。この直後のclk2(rd ＿clk)の立ち
上がり（ｔ6 ）では、このエンプティ信号empty がラッ
チされるが、タイミングｔ4 からｔ5 の間にclk2(rd ＿
clk)の立ち上がりがないためlat ＿empty の値には変化
がない。すなわち、上流側プロセッサ等と下流側プロセ
ッサ等とが非同期であるために短時間エンプティ信号em
pty がオンしても、これは、上流側プロセッサ等からは
見えなくなる。
【００３２】次のclk2(rd ＿clk)の立ち下がりタイミン
グｔ7 では、rd＿pointer が１インクリメントされデー
タの読み出しが行われるため、図７に示されるようにレ
ジスタファイル１２は再びエンプティ状態となる。従っ
て、フラグチェッカ２０はempty をオンさせる。さら
に、次のclk1(wr ＿clk)の立ち上がりタイミングｔ8 で
はすでに書き込み信号wrがオフしているためwr＿pointe
r は変わらず書き込みは行われない。従って、エンプテ
ィ状態が続き、次のclk2(rd ＿clk)の立ち下がりタイミ
ングｔ9 でlat ＿empty もオンする。
グｔ7 では、rd＿pointer が１インクリメントされデー
タの読み出しが行われるため、図７に示されるようにレ
ジスタファイル１２は再びエンプティ状態となる。従っ
て、フラグチェッカ２０はempty をオンさせる。さら
に、次のclk1(wr ＿clk)の立ち上がりタイミングｔ8 で
はすでに書き込み信号wrがオフしているためwr＿pointe
r は変わらず書き込みは行われない。従って、エンプテ
ィ状態が続き、次のclk2(rd ＿clk)の立ち下がりタイミ
ングｔ9 でlat ＿empty もオンする。
【００３３】このように、エンプティ時には、clk1(wr
＿clk)の立ち上がりに応じてレジスタファイル１２への
書き込みを行い、clk2(rd ＿clk)の立ち下がりに応じて
読み出しを行うことができる。従って、上流側プロセッ
サ等と下流側プロセッサ等とが非同期であっても構わな
い。むろん、エンプティ時でなくてもこの点は同様であ
る。
＿clk)の立ち上がりに応じてレジスタファイル１２への
書き込みを行い、clk2(rd ＿clk)の立ち下がりに応じて
読み出しを行うことができる。従って、上流側プロセッ
サ等と下流側プロセッサ等とが非同期であっても構わな
い。むろん、エンプティ時でなくてもこの点は同様であ
る。
【００３４】フル時の動作 図８には、本実施例におけるフル時の動作がタイミング
チャートとして示されている。この図も負論理で示され
ている。この実施例の場合、preset＿fullは２に設定さ
れており、これにより、従来における完全フルの一つ前
のタイミングで、すなわち上流側プロセッサがfull検知
後データを１個送出してもデータ溢れが生じないよう、
フル信号fullが出力される。これにつき、次に説明す
る。
チャートとして示されている。この図も負論理で示され
ている。この実施例の場合、preset＿fullは２に設定さ
れており、これにより、従来における完全フルの一つ前
のタイミングで、すなわち上流側プロセッサがfull検知
後データを１個送出してもデータ溢れが生じないよう、
フル信号fullが出力される。これにつき、次に説明す
る。
【００３５】まず、図９に示されるように、最初wr＿po
inter ＝ｎ−２、rd＿pointer ＝ｎであったとする。こ
の場合、図９から明らかなように、あと１回データの書
き込みを行うとレジスタファイル１２が完全フル（wr＿
pointer ＝rd＿pointer −１の状態）である。本実施例
では、この状態で、フル信号fullをオンさせている。す
なわち、wr＿pointer ＝rd＿pointer が成り立たず、wr
＿pointer ＜rd＿pointer であり、its ＿difference＝
preset＿full＝２であるから、先に記したアルゴリズム
により、フラグチェッカ２０はフル信号fullをオンさせ
る。
inter ＝ｎ−２、rd＿pointer ＝ｎであったとする。こ
の場合、図９から明らかなように、あと１回データの書
き込みを行うとレジスタファイル１２が完全フル（wr＿
pointer ＝rd＿pointer −１の状態）である。本実施例
では、この状態で、フル信号fullをオンさせている。す
なわち、wr＿pointer ＝rd＿pointer が成り立たず、wr
＿pointer ＜rd＿pointer であり、its ＿difference＝
preset＿full＝２であるから、先に記したアルゴリズム
により、フラグチェッカ２０はフル信号fullをオンさせ
る。
【００３６】なお、このフル信号fullはタイミングｔ11
以前のclk2(rd ＿clk)の立ち上がりでフリップフロップ
２４にラッチされており、また、書き込み信号wrはオ
ン、読み出し信号rdはオフしているものとする。
以前のclk2(rd ＿clk)の立ち上がりでフリップフロップ
２４にラッチされており、また、書き込み信号wrはオ
ン、読み出し信号rdはオフしているものとする。
【００３７】clk2(rd ＿clk)の立ち上がりタイミングｔ
11において下流側プロセッサ等が読み出しを開始し、読
み出し信号rdがオンしたとする。すると、フラグチェッ
カ２０は直後のclk2(rd ＿clk)の立ち下がりタイミング
ｔ12でrd＿pointer を１インクリメントさせる。これに
より、rd＿pointer ＝ｎ＋１となり、図１０に示される
状態となる。マルチプレクサ１８からは、ｎ＋１番目の
レジスタ１０からのデータがout ＿dataとして出力され
る。この状態では、its ＿difference＝３であるから、
its ＿difference≦preset＿fullの条件が満たされなく
なる。この結果、フル信号fullはオフする。これに伴
い、次のclk1(wr ＿clk)立ち上がりタイミングｔ13でla
t ＿fullもオフする。
11において下流側プロセッサ等が読み出しを開始し、読
み出し信号rdがオンしたとする。すると、フラグチェッ
カ２０は直後のclk2(rd ＿clk)の立ち下がりタイミング
ｔ12でrd＿pointer を１インクリメントさせる。これに
より、rd＿pointer ＝ｎ＋１となり、図１０に示される
状態となる。マルチプレクサ１８からは、ｎ＋１番目の
レジスタ１０からのデータがout ＿dataとして出力され
る。この状態では、its ＿difference＝３であるから、
its ＿difference≦preset＿fullの条件が満たされなく
なる。この結果、フル信号fullはオフする。これに伴
い、次のclk1(wr ＿clk)立ち上がりタイミングｔ13でla
t ＿fullもオフする。
【００３８】この後、rdがオンしているので、次のclk2
(rd ＿clk)の立ち下がりタイミングｔ14で再び読み出し
が実行される。すなわち、図１１に示されるようにrd＿
pointer が１インクリメントしｎ＋２となる。この状態
でもits ＿difference＝４であるから、its ＿differen
ce≦preset＿fullの条件が満たさず、やはりフル信号fu
llはオフしている。
(rd ＿clk)の立ち下がりタイミングｔ14で再び読み出し
が実行される。すなわち、図１１に示されるようにrd＿
pointer が１インクリメントしｎ＋２となる。この状態
でもits ＿difference＝４であるから、its ＿differen
ce≦preset＿fullの条件が満たさず、やはりフル信号fu
llはオフしている。
【００３９】次のclk1(wr ＿clk)立ち上がりタイミング
ｔ15では、wrがオンしているためライトポインタ１４は
wr＿pointer を１インクリメントさせ図１２に示される
ようにｎ−１とする。上流側プロセッサ等からのin＿da
taは、ｎ−１番目のレジスタ１０に書き込まれる。この
状態でも、its ＿difference＝３であるから、its ＿di
fference≦preset＿fullの条件は満たされず、フル信号
fullはオフしている。この後rdがオフし、clk2(rd ＿cl
k)の立ち下がりタイミングｔ16ではすでにオフとなって
いるとすると、次のclk1(wr ＿clk)立ち上がりタイミン
グｔ17でwr＿pointer ＝ｎとなる結果、its ＿differen
ce＝２となりits ＿difference≦preset＿fullの条件が
成立する。従って、フラグチェッカ２０はフル信号full
をオンさせ、これに伴いlat ＿fullも次のclk1(wr ＿cl
k)立ち上がりタイミングｔ18でオンする。上流側プロセ
ッサ等がlat ＿fullがオンした後データを１個送出して
しまうものであった場合、このタイミングｔ18でも書き
込みが行われてしまうが、フル信号fullは完全フルの手
前でオンしているため、レジスタファイル１２からのデ
ータ溢れは生じない。
ｔ15では、wrがオンしているためライトポインタ１４は
wr＿pointer を１インクリメントさせ図１２に示される
ようにｎ−１とする。上流側プロセッサ等からのin＿da
taは、ｎ−１番目のレジスタ１０に書き込まれる。この
状態でも、its ＿difference＝３であるから、its ＿di
fference≦preset＿fullの条件は満たされず、フル信号
fullはオフしている。この後rdがオフし、clk2(rd ＿cl
k)の立ち下がりタイミングｔ16ではすでにオフとなって
いるとすると、次のclk1(wr ＿clk)立ち上がりタイミン
グｔ17でwr＿pointer ＝ｎとなる結果、its ＿differen
ce＝２となりits ＿difference≦preset＿fullの条件が
成立する。従って、フラグチェッカ２０はフル信号full
をオンさせ、これに伴いlat ＿fullも次のclk1(wr ＿cl
k)立ち上がりタイミングｔ18でオンする。上流側プロセ
ッサ等がlat ＿fullがオンした後データを１個送出して
しまうものであった場合、このタイミングｔ18でも書き
込みが行われてしまうが、フル信号fullは完全フルの手
前でオンしているため、レジスタファイル１２からのデ
ータ溢れは生じない。
【００４０】従って、本実施例では、非同期のプロセッ
サ等から構成されるパイプライン型情報処理システムに
おいて、ＦＩＦＯメモリのデータ溢れによる誤動作等が
防止される。さらに、ハーフフル等に比べ、ＦＩＦＯメ
モリの有効活用を図ることができる。
サ等から構成されるパイプライン型情報処理システムに
おいて、ＦＩＦＯメモリのデータ溢れによる誤動作等が
防止される。さらに、ハーフフル等に比べ、ＦＩＦＯメ
モリの有効活用を図ることができる。
【００４１】さらには、完全フル状態からみてどの程度
前の時点でフル信号fullを発生させるかを決めるのは、
preset＿fullである。これは、例えば上流側プロセッサ
等からの制御の可能なものであるから、当該プロセッサ
等の仕様、プロトコルに応じてフル信号full発生タイミ
ングを調整できる。これにより、汎用性を確保できる。
前の時点でフル信号fullを発生させるかを決めるのは、
preset＿fullである。これは、例えば上流側プロセッサ
等からの制御の可能なものであるから、当該プロセッサ
等の仕様、プロトコルに応じてフル信号full発生タイミ
ングを調整できる。これにより、汎用性を確保できる。
【００４２】なお、wr＿pointer ＞rd＿pointer が成立
している場合については説明しなかった。このような状
況は、rd＿pointer がＮ−１を越えると０に戻るために
生じるものである。この場合のフル信号full発生条件
は、先に示したように、レジスタファイル１２の大きさ
FIFO＿LENGTH＝Ｎ−１を考慮にいれた条件となる。
している場合については説明しなかった。このような状
況は、rd＿pointer がＮ−１を越えると０に戻るために
生じるものである。この場合のフル信号full発生条件
は、先に示したように、レジスタファイル１２の大きさ
FIFO＿LENGTH＝Ｎ−１を考慮にいれた条件となる。
【００４３】
【発明の効果】以上説明したように、本発明のＦＩＦＯ
メモリによれば、第１の計数手段により指定された段か
らみて第２の計数手段により指定された段が所定値以上
前の段であるか否かを判定してフル信号を出力すること
により、まもなくフル状態となることを完全フル状態に
至る前にプロセッサ等に知らせることができる。従っ
て、例えば上流側のプロセッサがフル信号検出後に１以
上データを送出してしまうプロセッサであったとして
も、データ溢れを防止できる。さらに、フル信号発生時
点はデータ送出に係るプロセッサ等の構成・動作に応じ
設定可能であるため汎用性が高くなり、特にＮ／２以下
に設定した場合には、従来のハーフフル等に比べ記憶手
段を有効活用できる。
メモリによれば、第１の計数手段により指定された段か
らみて第２の計数手段により指定された段が所定値以上
前の段であるか否かを判定してフル信号を出力すること
により、まもなくフル状態となることを完全フル状態に
至る前にプロセッサ等に知らせることができる。従っ
て、例えば上流側のプロセッサがフル信号検出後に１以
上データを送出してしまうプロセッサであったとして
も、データ溢れを防止できる。さらに、フル信号発生時
点はデータ送出に係るプロセッサ等の構成・動作に応じ
設定可能であるため汎用性が高くなり、特にＮ／２以下
に設定した場合には、従来のハーフフル等に比べ記憶手
段を有効活用できる。
【００４４】請求項２によれば、上流側プロセッサ等か
らの書き込みクロックでフル信号をラッチするようにし
たため、上流側プロセッサ等の動作周波数に好適に対応
できる。
らの書き込みクロックでフル信号をラッチするようにし
たため、上流側プロセッサ等の動作周波数に好適に対応
できる。
【００４５】請求項３によれば、エンプティ信号を出力
可能であるとともに、下流側プロセッサ等からの読み出
しクロックでエンプティ信号をラッチするようにしたた
め、下流側プロセッサ等の動作周波数に好適に対応でき
る。また、第２のラッチ手段によりこのエンプティ信号
がラッチされる。
可能であるとともに、下流側プロセッサ等からの読み出
しクロックでエンプティ信号をラッチするようにしたた
め、下流側プロセッサ等の動作周波数に好適に対応でき
る。また、第２のラッチ手段によりこのエンプティ信号
がラッチされる。
【００４６】そして、請求項４によれば、非同期に動作
する複数の情報処理手段の間でパイプライン的にデータ
を流す際、本発明のＦＩＦＯメモリを用いることによ
り、非同期の情報処理手段の間でのデータの授受が、デ
ータ溢れなく行われ、システムの動作が正確となる。
する複数の情報処理手段の間でパイプライン的にデータ
を流す際、本発明のＦＩＦＯメモリを用いることによ
り、非同期の情報処理手段の間でのデータの授受が、デ
ータ溢れなく行われ、システムの動作が正確となる。
【図１】本発明の一実施例に係るＦＩＦＯメモリの構成
を示す図である。
を示す図である。
【図２】この実施例におけるエンプティ時の動作の一例
を示すタイミングチャートである。
を示すタイミングチャートである。
【図３】図２の動作におけるタイミングｔ2 以前の書き
込み段／読み出し段指定を示す説明図である。
込み段／読み出し段指定を示す説明図である。
【図４】図２の動作におけるタイミングｔ2 以後ｔ4 以
前の書き込み段／読み出し段指定を示す説明図である。
前の書き込み段／読み出し段指定を示す説明図である。
【図５】図２の動作におけるタイミングｔ4 以後ｔ5 以
前の書き込み段／読み出し段指定を示す説明図である。
前の書き込み段／読み出し段指定を示す説明図である。
【図６】図２の動作におけるタイミングｔ5 以後ｔ7 以
前の書き込み段／読み出し段指定を示す説明図である。
前の書き込み段／読み出し段指定を示す説明図である。
【図７】図２の動作におけるタイミングｔ7 以後の書き
込み段／読み出し段指定を示す説明図である。
込み段／読み出し段指定を示す説明図である。
【図８】この実施例におけるフル時の動作の一例を示す
タイミングチャートである。
タイミングチャートである。
【図９】図８の動作におけるタイミングｔ12以前の書き
込み段／読み出し段指定を示す説明図である。
込み段／読み出し段指定を示す説明図である。
【図１０】図８の動作におけるタイミングｔ12以後ｔ14
以前の書き込み段／読み出し段指定を示す説明図であ
る。
以前の書き込み段／読み出し段指定を示す説明図であ
る。
【図１１】図８の動作におけるタイミングｔ14以後ｔ15
以前の書き込み段／読み出し段指定を示す説明図であ
る。
以前の書き込み段／読み出し段指定を示す説明図であ
る。
【図１２】図８の動作におけるタイミングｔ15以後ｔ17
以前の書き込み段／読み出し段指定を示す説明図であ
る。
以前の書き込み段／読み出し段指定を示す説明図であ
る。
【図１３】図８の動作におけるタイミングｔ17以後の書
き込み段／読み出し段指定を示す説明図である。
き込み段／読み出し段指定を示す説明図である。
１０−０，１０−１，…１０−Ｎ−１ レジスタ １２ レジスタファイル １４ ライトポインタ １６ リードポインタ １８ マルチプレクサ ２０ フラグチェッカ ２２ フルタイミング設定器 ２４，２６ フリップフロップ in＿data 書き込みデータ out ＿data 読み出しデータ wr 書き込み信号 rd 読み出し信号 clk1(wr ＿clk) 書き込みクロック clk2(rd ＿clk) 読み出しクロック full フル信号 empty エンプティ信号 lat ＿full ラッチされたフル信号 lat ＿empty ラッチされたエンプティ信号 preset＿full フルタイミングを表すプリセット値
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月２２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山戸 佐知男 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内 (72)発明者 三浦 浩 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内
Claims (4)
- 【請求項１】 各段毎に順に書き込み／読み出し可能な
複数段の記憶手段と、 書き込みクロックを計数することにより複数段の記憶手
段からデータの書き込み先を指定する第１の計数手段
と、 読み出しクロックを計数することにより複数段の記憶手
段からデータの読み出し先を指定する第２の計数手段
と、 第２の計数手段により指定された段が第１の計数手段に
より指定された段からみて設定値以上前の段である場合
に、前記記憶手段への書き込み余地がない旨のフル信号
を出力するフル信号出力手段と、 前記設定値を設定する設定手段と、 を備えることを特徴とするＦＩＦＯメモリ。 - 【請求項２】 請求項１記載のＦＩＦＯメモリにおい
て、 書き込みクロックに応じてフル信号をラッチする第１の
ラッチ手段を備えることを特徴とするＦＩＦＯメモリ。 - 【請求項３】 請求項１記載のＦＩＦＯメモリにおい
て、 第１及び第２の計数手段の計数値が一致している場合に
複数段の記憶手段が空である旨のエンプティ信号を出力
するエンプティ信号出力手段と、 読み出しクロックに応じてエンプティ信号をラッチする
第２のラッチ手段と、を備えることを特徴とするＦＩＦ
Ｏメモリ。 - 【請求項４】 非同期に動作する複数の情報処理手段の
間をパイプライン的に上流から下流に向けデータが流れ
る情報処理システムにおいて、 各情報処理手段の間でのデータの授受にあたって請求項
１乃至３記載のＦＩＦＯメモリにより当該データを一旦
格納することを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008823A JPH05197520A (ja) | 1992-01-22 | 1992-01-22 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008823A JPH05197520A (ja) | 1992-01-22 | 1992-01-22 | Ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05197520A true JPH05197520A (ja) | 1993-08-06 |
Family
ID=11703526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008823A Pending JPH05197520A (ja) | 1992-01-22 | 1992-01-22 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05197520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489880B1 (ko) * | 1995-12-06 | 2005-09-06 | 사이프러스 세미컨덕터 코포레이션 | 비동기fifo에서반-충만및반-빈플래그를발생시키기위한상태기계설계 |
| JP2011227919A (ja) * | 2000-06-09 | 2011-11-10 | Trustees Of Columbia Univ In The City Of New York | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53109437A (en) * | 1977-03-01 | 1978-09-25 | Ericsson Telefon Ab L M | Address and break signal generator |
| JPH0315941A (ja) * | 1989-06-14 | 1991-01-24 | Hitachi Ltd | 半導体集積回路 |
-
1992
- 1992-01-22 JP JP4008823A patent/JPH05197520A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53109437A (en) * | 1977-03-01 | 1978-09-25 | Ericsson Telefon Ab L M | Address and break signal generator |
| JPH0315941A (ja) * | 1989-06-14 | 1991-01-24 | Hitachi Ltd | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489880B1 (ko) * | 1995-12-06 | 2005-09-06 | 사이프러스 세미컨덕터 코포레이션 | 비동기fifo에서반-충만및반-빈플래그를발생시키기위한상태기계설계 |
| JP2011227919A (ja) * | 2000-06-09 | 2011-11-10 | Trustees Of Columbia Univ In The City Of New York | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
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