JPS638983Y2 - - Google Patents
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- Publication number
- JPS638983Y2 JPS638983Y2 JP1985202898U JP20289885U JPS638983Y2 JP S638983 Y2 JPS638983 Y2 JP S638983Y2 JP 1985202898 U JP1985202898 U JP 1985202898U JP 20289885 U JP20289885 U JP 20289885U JP S638983 Y2 JPS638983 Y2 JP S638983Y2
- Authority
- JP
- Japan
- Prior art keywords
- data
- shift register
- input
- read
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Bus Control (AREA)
Description
【考案の詳細な説明】
本考案は磁気カードリーダ等に使用する入出力
データの制御回路に関する。
データの制御回路に関する。
例えばクレジツトカード等の磁気カードリーダ
（以下MCRと称する）等における非同期式入力デ
ータの処理に際しては、従来では、CPU等との
間にバツフアを設けることはなく、また設けたと
しても１ビツトバツフアを設ける程度であつた。
ところがマルチでプログラム処理が入り、CPU
との間で大量のデータ送受信を行なう全二重動作
のMCRにおいてはバツフアの必要性が高まり、
１バツフア程度ではCPUの負担が大きい。この
問題を解決する手段として、従来用いられている
FiFo（フアーストイン・フアーストアウト）素子
を用いることが考えられる。すなわち逐次入力さ
れるデータを一時的に蓄えると共に、これを古い
データから順にCPU等に送出しようとするもの
である。しかしながら従来用いられているFiFo
素子は温度条件等によつてデータの読みとりミス
等の誤動作をおこすので、信頼性の点から問題が
ある。
（以下MCRと称する）等における非同期式入力デ
ータの処理に際しては、従来では、CPU等との
間にバツフアを設けることはなく、また設けたと
しても１ビツトバツフアを設ける程度であつた。
ところがマルチでプログラム処理が入り、CPU
との間で大量のデータ送受信を行なう全二重動作
のMCRにおいてはバツフアの必要性が高まり、
１バツフア程度ではCPUの負担が大きい。この
問題を解決する手段として、従来用いられている
FiFo（フアーストイン・フアーストアウト）素子
を用いることが考えられる。すなわち逐次入力さ
れるデータを一時的に蓄えると共に、これを古い
データから順にCPU等に送出しようとするもの
である。しかしながら従来用いられているFiFo
素子は温度条件等によつてデータの読みとりミス
等の誤動作をおこすので、信頼性の点から問題が
ある。
又、CPUとメモリを使つてFiFoを構成するも
のは有るが、書き込み、読み出しと言う２つのア
ドレスカウンタが必要となり大型化し、又制御が
複雑となりCPUにも負荷がかかる欠点を有する。
更に、メモリに１つに対して読み出し・書き込み
機能を有するアドレスカウンタを備えたものは有
るが、これではデータの順位性が保たれない。即
ち、従来の技術では、データの順位性を保ち、且
つ、CPUの負荷が少なく、しかも、小型化の
FiFoを構成することができなかつた。
のは有るが、書き込み、読み出しと言う２つのア
ドレスカウンタが必要となり大型化し、又制御が
複雑となりCPUにも負荷がかかる欠点を有する。
更に、メモリに１つに対して読み出し・書き込み
機能を有するアドレスカウンタを備えたものは有
るが、これではデータの順位性が保たれない。即
ち、従来の技術では、データの順位性を保ち、且
つ、CPUの負荷が少なく、しかも、小型化の
FiFoを構成することができなかつた。
本考案は従来のこのような問題点を解決するも
ので、FiFo素子と実質的に同一の動作を行なう
ことのできる、簡単な構成で、CPUの負担の少
なく然も小型の入出力データのバツフア回路を提
供することを目的とする。
ので、FiFo素子と実質的に同一の動作を行なう
ことのできる、簡単な構成で、CPUの負担の少
なく然も小型の入出力データのバツフア回路を提
供することを目的とする。
すなわち本考案の回路は、複数の入力データを
蓄積できるシフトレジスタと、このシフトレジス
タに入力する入力データ数をアツプカウントする
と共に入力データを出力することによつてダウン
カウントするカウンタとを備えている。そして、
カウンタの内容に応じてシフトレジスタ内に存在
する一番古いデータから順に（フアーストイン・
フアーストアウト）読み出そうとするものであ
る。
蓄積できるシフトレジスタと、このシフトレジス
タに入力する入力データ数をアツプカウントする
と共に入力データを出力することによつてダウン
カウントするカウンタとを備えている。そして、
カウンタの内容に応じてシフトレジスタ内に存在
する一番古いデータから順に（フアーストイン・
フアーストアウト）読み出そうとするものであ
る。
以下、実施例と共に本考案を更に詳細に説明す
る。図面は実施例における本考案の回路図であ
る。図中、１はシフトレジスタ、２はアツプダウ
ンカウンタ、３はマルチプレクサ、４はフリツプ
フロツプ回路、５は割込ラツチ回路である。
る。図面は実施例における本考案の回路図であ
る。図中、１はシフトレジスタ、２はアツプダウ
ンカウンタ、３はマルチプレクサ、４はフリツプ
フロツプ回路、５は割込ラツチ回路である。
さて、MCRから読取り出力できる非同期式デ
ータASIDが１つのクロツク信号によつてシフト
レジスタ１に書きこまれると、このクロツク信号
によつてアツプダウンカウンタ２は１つだけアツ
プカウントする。この結果割込ラツチ回路５が働
き、CPUにデータ読取りを要求する信号Ｉ／Ｏ
リクエストiRQが出力される。Ｉ／Ｏリクエスト
によつてCPUはリードパルスRPを発生しデータ
読取りを行なうがこの場合シフトレジスタ１に蓄
えられた前記データが読出されるように、アツプ
ダウンカウンタ２がマルチプレクサ３に指示す
る。即ちカウンタ２の計数値がアドレス信号とな
り、マルチプレクサ３にシフトレジスタ１の第１
ビツトのデータがフリツプフロツプ４に入力され
るようにする。該データはフリツプフロツプ回路
４を経てCPUへ送られ、プログラムにより処理
される。これに対し前記のデータについて割込処
理がなされる前に第２のデータが入力すると、プ
ログラム処理が追いつかなくなる。このような場
合、第２のデータの到来と共にアツプダウンカウ
ンタ２は更に１つだけカウントアツプし、第２の
データがシフトレジスタ１の第１ビツトの位置に
蓄積される。そして第１のデータはシフトレジス
タ１の第２ビツトの位置に転送される。アツプダ
ウンカウンタ２はカウントアツプによつてこの時
点でカウント数が「２」となつているので、カウ
ント数「２」はシフトレジスタ１内に現時点で存
在する最も古いデータの位置を示していることに
なる。従つてマルチプレクサ３はこの最も古いデ
ータを選択することとなり、依然として第１のデ
ータがフリツプフロツプ回路４への出力となる。
シフトレジスタ１はこのような非同期式入力デー
タを最大８個まで蓄えることができるものを使用
している。従つてデータはクロツク信号の入力と
共にシフトレジスタ１内に蓄えられていき、例え
ば５番目のクロツク信号が入力しその間データ読
出しが行なわれなければ第１のデータはシフトレ
ジスタ１内の５番目の位置にくる。このとき、ア
ツプダウンカウンタ２のカウント数は「５」であ
り、マルチプレクサ３の選択するデータは依然と
して第１のデータである。次にCPUからのリー
ド・パルスRPによつて第１のデータについて読
出しが実行されると、アツプダウンカウンタ２へ
のリード・ライト信号Ｒ／Ｗは「書き込み」の状
態から「読み出し」の状態に変わり、アツプダウ
ンカウンタ２は１だけその内容を減少する。従つ
てカウント数は「４」となり、第２のデータがマ
ルチプレクサ３の次回出力となる。そして第２の
データについて割込処理が実行されることとな
る。このようにして割込処理が進行しシフトレジ
スタ１内の入力データがすべてリードデータRD
として読み出されると、アツプダウンカウンタ２
はイニシヤル状態つまり計数値０状態に復帰す
る。これにより割込ラツチ回路の作動は終了し、
読出しが終了する。
ータASIDが１つのクロツク信号によつてシフト
レジスタ１に書きこまれると、このクロツク信号
によつてアツプダウンカウンタ２は１つだけアツ
プカウントする。この結果割込ラツチ回路５が働
き、CPUにデータ読取りを要求する信号Ｉ／Ｏ
リクエストiRQが出力される。Ｉ／Ｏリクエスト
によつてCPUはリードパルスRPを発生しデータ
読取りを行なうがこの場合シフトレジスタ１に蓄
えられた前記データが読出されるように、アツプ
ダウンカウンタ２がマルチプレクサ３に指示す
る。即ちカウンタ２の計数値がアドレス信号とな
り、マルチプレクサ３にシフトレジスタ１の第１
ビツトのデータがフリツプフロツプ４に入力され
るようにする。該データはフリツプフロツプ回路
４を経てCPUへ送られ、プログラムにより処理
される。これに対し前記のデータについて割込処
理がなされる前に第２のデータが入力すると、プ
ログラム処理が追いつかなくなる。このような場
合、第２のデータの到来と共にアツプダウンカウ
ンタ２は更に１つだけカウントアツプし、第２の
データがシフトレジスタ１の第１ビツトの位置に
蓄積される。そして第１のデータはシフトレジス
タ１の第２ビツトの位置に転送される。アツプダ
ウンカウンタ２はカウントアツプによつてこの時
点でカウント数が「２」となつているので、カウ
ント数「２」はシフトレジスタ１内に現時点で存
在する最も古いデータの位置を示していることに
なる。従つてマルチプレクサ３はこの最も古いデ
ータを選択することとなり、依然として第１のデ
ータがフリツプフロツプ回路４への出力となる。
シフトレジスタ１はこのような非同期式入力デー
タを最大８個まで蓄えることができるものを使用
している。従つてデータはクロツク信号の入力と
共にシフトレジスタ１内に蓄えられていき、例え
ば５番目のクロツク信号が入力しその間データ読
出しが行なわれなければ第１のデータはシフトレ
ジスタ１内の５番目の位置にくる。このとき、ア
ツプダウンカウンタ２のカウント数は「５」であ
り、マルチプレクサ３の選択するデータは依然と
して第１のデータである。次にCPUからのリー
ド・パルスRPによつて第１のデータについて読
出しが実行されると、アツプダウンカウンタ２へ
のリード・ライト信号Ｒ／Ｗは「書き込み」の状
態から「読み出し」の状態に変わり、アツプダウ
ンカウンタ２は１だけその内容を減少する。従つ
てカウント数は「４」となり、第２のデータがマ
ルチプレクサ３の次回出力となる。そして第２の
データについて割込処理が実行されることとな
る。このようにして割込処理が進行しシフトレジ
スタ１内の入力データがすべてリードデータRD
として読み出されると、アツプダウンカウンタ２
はイニシヤル状態つまり計数値０状態に復帰す
る。これにより割込ラツチ回路の作動は終了し、
読出しが終了する。
以上のように本考案の回路は非同期的なMCR
等の入力データに対するFiFoバツフアとして機
能するもので、従来のプログラムを何ら変更しな
いで使用できる。すなわち以前のプログラムとの
間で互換性を有する。しかもMCRの場合、マル
チプログラム処理を行なう場合であつても読み出
しと書きこみの同時動作を行なうことがないの
で、本考案は回路の周辺を考慮するだけで幅広く
使用できる。もちろん本考案の回路はMCRのみ
ならず、非同期式或は同期式であつても入力デー
タの制御回路として一般に広く使用できることは
いうまでもない。
等の入力データに対するFiFoバツフアとして機
能するもので、従来のプログラムを何ら変更しな
いで使用できる。すなわち以前のプログラムとの
間で互換性を有する。しかもMCRの場合、マル
チプログラム処理を行なう場合であつても読み出
しと書きこみの同時動作を行なうことがないの
で、本考案は回路の周辺を考慮するだけで幅広く
使用できる。もちろん本考案の回路はMCRのみ
ならず、非同期式或は同期式であつても入力デー
タの制御回路として一般に広く使用できることは
いうまでもない。
図面は本考案の実施例のブロツク図を示す。
図中、１はシフトレジスタ、２はアツプダウン
カウンタ、３はシフトレジスタからの読出しを行
なう回路である。
カウンタ、３はシフトレジスタからの読出しを行
なう回路である。
Claims (1)
- 【実用新案登録請求の範囲】 複数の入力データをシフトさせて蓄積できるシ
フトレジスタと、 このシフトレジスタへの書込み及び読出しを指
示するリードライト信号線と、 リードライト信号線の信号状態に応じて動作
し、このシフトレジスタへデータが入力される都
度アツプカウントし、入力データが出力される時
アツプカウントしたカウント値をダウンカウント
するアツプダウンカウンタと、 前記カウンタの内容をシフトレジスタのシフト
位置に対応するアドレス信号として受信し、前記
シフトレジスタから該アドレス信号が示すシフト
位置の蓄積データを選択的に読出す回路とを備え
ることを特徴とする入出力データの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985202898U JPS638983Y2 (ja) | 1985-12-28 | 1985-12-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985202898U JPS638983Y2 (ja) | 1985-12-28 | 1985-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61115255U JPS61115255U (ja) | 1986-07-21 |
| JPS638983Y2 true JPS638983Y2 (ja) | 1988-03-17 |
Family
ID=30765326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985202898U Expired JPS638983Y2 (ja) | 1985-12-28 | 1985-12-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS638983Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42615E1 (en) | 1997-02-24 | 2011-08-16 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112543A (ja) * | 1973-02-23 | 1974-10-26 | ||
| JPS5082946A (ja) * | 1973-11-24 | 1975-07-04 | ||
| JPS5157258A (ja) * | 1974-11-15 | 1976-05-19 | Hitachi Ltd | Batsufuamemorikairo |
| JPS5294040A (en) * | 1976-02-03 | 1977-08-08 | Nec Corp | Data processing unit |
-
1985
- 1985-12-28 JP JP1985202898U patent/JPS638983Y2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42615E1 (en) | 1997-02-24 | 2011-08-16 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
| USRE43573E1 (en) | 1997-02-24 | 2012-08-14 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61115255U (ja) | 1986-07-21 |
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