JPH05197640A - シリアルデータ受信装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵとの間の配線量を削減し、且つ当該Ｃ
ＰＵのソフトウェアの負担量を軽減するシリアルデータ
受信装置を提供する。 【構成】 本発明のシリアルデータ受信装置は、少なく
とも、シリアルデータ１０１を入力して、パラレルな受
信データに変換して出力するシフトレジスタ２と、同期
クロック１０２を介してシフトレジスタ２を制御すると
ともに、シリアルデータ１０１の受信完了時に、ＣＰＵ
８に対する受信完了処理要求信号１０３を出力する受信
制御回路３と、シリアルデータ１０１の受信時における
エラー発生を検出し、当該エラー情報を出力するエラー
検出回路４と、前記受信データおよび前記エラー情報を
入力して格納し、所定のタイミングにおいて出力する受
信レジスタ５と、前記エラー情報を受けて、ＣＰＵ８に
対するエラー処理要求信号１０４を生成して出力すると
ともに、受信レジスタ５に格納されている受信データの
特定のビットに、エラー処理要求信号１０４を付加する
ＯＲ回路６とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアルデータ受信装置
に関し、特に、マイクロコンピュータを含む半導体処理
装置間におけるデータ受信用として用いられるシリアル
データ受信装置に関する。

【０００２】

【従来の技術】従来、複数の半導体処理装置間における
データ伝送手段としては、１本のデータラインを時分割
的に利用してデータを１ビットずつ転送するシリアル転
送方式が、簡易データ転送方式として広く利用されてい
る。このシリアル転送方式には様々な方式があり、例え
ば、ＲＳ−２３２Ｃなどがその一例である。

【０００３】このようなシリアル転送方式において、従
来用いられているシリアルデータ受信装置については、
一例として、ＮＥＣ社の１チップ・マイクロコンピュー
タμＰＤ７８２１４（μＰＤ７８２１４シリーズ／ユー
ザーズ・マニュアル・ハードウェア編：日本電気株式会
社 資料番号ＩＥＭ−５１１９Ｄ参照）に対応するアシ
ンクロナス・シリアル・インタフェースの受信回路を引
用して説明する。

【０００４】図７は、従来のシリアルデータ受信装置の
構成を示すブロック図である。図７に示されるように、
本従来例は、優先順位制御回路２６、ＣＰＵ２７、シリ
アルデータの入力端子５３およびバス２０３に対応し
て、バッファ１９と、シフトレジスタ２０と、受信制御
回路２１と、エラー検出回路２２と、受信バッファ２３
と、受信ステータス・レジスタ２４と、ＯＲ回路２５と
を備えて構成される。また、図８（ａ）および（ｂ）に
示されるのは、上記のシリアルデータ受信装置に含まれ
る受信ステータス・レジスタ２４の構成図であり、図９
は当該シリアルデータ受信装置において用いられるプロ
グラムのフローチャートの一例である。

【０００５】受信制御回路２１においては、同期クロッ
ク１１１の入力に対応して、同期クロック１１１を基準
とするデータ受信タイミングが生成され、シフトレジス
タ２０に送られて、その動作を制御する。また、データ
受信の完了時においては、ＣＰＵ２７に対して、受信完
了処理を要求するための受信完了処理要求信号１１２が
“１”レベルの信号として出力され、優先順位制御回路
２６に送出される。シフトレジスタ２０においては、受
信制御回路２１より入力されるデータ受信タイミングに
基づいて、入力端子５３から入力されるシリアルデータ
が取込まれ、当該シリアルデータは、パラレルデータに
変換されて、受信バッファ２３に入力される。受信バッ
ファ２３においては、図８（ａ）に示される形式によ
り、シリアル／パラレル変換後の７ビット長の受信デー
タがビット６〜ビット０に格納される構成がとられてい
る。

【０００６】他方、優先順位制御回路２６は、受信制御
回路２１より送られてくる受信完了処理要求信号１１２
ならびにＯＲ回路２５より送られてくるエラー処理要求
信号１１３を受けて、優先順位および許可／禁止を制御
する回路であり、受信完了処理要求信号１１２およびエ
ラー処理要求信号１１３が“１”レベルとなったことが
検出されると、実行可能な処理要求信号に対応したプロ
グラムを実行するように、ＣＰＵ２７に対する要求信号
が出力される。また、受信完了処理要求信号１１２の発
生時においては、ＣＰＵ２７においては、受信完了処理
プログラムが実行される。この受信完了処理要求信号１
１２の発生時に、ＣＰＵ２７において起動されるプログ
ラムの一例として、受信完了処理プログラムのフローチ
ャートが図９（ａ）に示される。この受信完了プログラ
ムにおいては、ＣＰＵ２７により、バス２０３を介して
受信バッファ２３から受信データが読出され（ステップ
９０１）、次いで次の受信動作の準備が整えられて（ス
テップ９０２）、受信完了処理が終了となる。

【０００７】次に、上記の従来のシリアルデータ受信装
置において、エラーが発生した場合の動作について説明
する。

【０００８】図７において、エラー検出回路２２は、シ
リアルデータ受信時におけるエラー発生を監視してお
り、その監視結果は受信ステータス・レジスタ２４に出
力されている。また、エラー発生時においては、ＣＰＵ
２７にエラー処理を要求するエラー処理要求信号１１３
が、ＯＲ回路２５を介して“１”レベルの信号として出
力されて優先順位制御回路２６に入力される。なお、本
実施例においては、監視結果のエラー情報として、パリ
ティエラー（ＰＥ）、フレーミングエラー（ＦＥ）およ
びオーバランエラー（ＯＶＥ）が受信ステータス・レジ
スタ２４に出力されている。図８（ｂ）に示されるよう
に、受信ステータス・レジスタ２４においては、ビット
０、１および２が、それぞれＰＥ、ＦＥおよびＯＶＥに
対応しており、これらのエラーが発生すると、当該エラ
ーに対応してビットが“１”レベルに設定されるように
構成されている。これらのエラーはＯＲ回路２５にも入
力されており、その論理和出力は前述のエラー処理要求
信号１１３として優先順位制御回路２６に入力される。

【０００９】優先順位制御回路２６においては、エラー
処理要求信号１１３が“１”レベルの信号になったこと
が検出されると、ＣＰＵ２７に対してエラー処理の実行
を要求する要求信号が出力され、ＣＰＵ２７において
は、対応するエラー処理プログラムが実行される。この
エラー処理要求信号１１３によりＣＰＵ２７において起
動される処理の一例として、図９（ｂ）にエラー処理プ
ログラムのフローチャートの一例が示される。このエラ
ー処理プログラムにおいては、ＣＰＵ２７により、先ず
バス２０３を介して、受信ステータス・レジスタ２４に
格納されているエラー情報ＰＥ、ＦＥおよびＣＶＥ等が
読出されて、発生したエラーの種類が確認される（ステ
ップ９０３）。次に、バス２０３を介して受信バッファ
２３から受信データが読出され（ステップ９０４）、発
生したエラーの種類に応じて、エラー補正等の処理が実
行される（ステップ９０５）。そして、エラー処理要求
信号１１３の発生時に、同時に受信完了処理要求信号１
１２が発生される場合に対応して、受信完了処理の過程
において不良データの読込みが実行されないように、受
信完了処理要求信号１１２の受付けを禁止する要求が優
先順位制御回路２６に出され（ステップ９０６）、次い
で受信動作の準備が整えられて（ステップ９０７）、エ
ラー処理が終了となる。

【００１０】以上のように、従来のシリアルデータ受信
装置においては、受信データを出力する受信バッファ２
３と、エラー情報を出力する受信ステータス・レジスタ
２４とが、それぞれ独立した状態で構成されている。こ
のために、受信完了処理要求とエラー処理要求の２種類
の処理要求信号に対応する二つの信号線が必要とされて
いる。

【００１１】

【発明が解決しようとする課題】上述した従来のシリア
ルデータ受信装置においては、優先順位制御回路２６を
介して、受信完了処理要求信号とエラー処理要求の２種
類の処理要求信号に対応する２本の信号線が必要とな
り、これにより、シリアル受信装置とＣＰＵとの間にお
ける配線が増大し、また優先順位制御回路のハードウェ
アとしての負担が大きくなるという欠点がある。また、
２種類の処理要求信号が存在することにより、処理要求
信号間における優先順位制御ならびにエラー処理時にお
ける受信完了処理の禁止等を含む制御が必要となり、こ
のために、ＣＰＵにおけるソフトウェアが煩雑になると
いう欠点がある。

【００１２】

【課題を解決するための手段】本発明のシリアルデータ
受信装置は、シリアルデータを受信して、パラレルな受
信データに変換して出力するデータ変換手段と、所定の
クロック信号を介して前記データ変換手段を制御すると
ともに、前記シリアルデータの受信完了時に、所定のＣ
ＰＵに対する受信完了処理要求信号を生成して出力する
受信制御手段と、前記シリアルデータの受信時における
エラー発生を検出し、当該エラー情報を出力するエラー
検出手段と、前記受信データおよび前記エラー情報を入
力して格納し、所定のタイミングにおいて出力するパラ
レル情報出力手段と、前記エラー情報を受けて、前記Ｃ
ＰＵに対するエラー処理要求信号を生成して出力すると
ともに、前記パラレル情報出力手段に格納されている前
記受信データの特定のビットに、前記エラー処理要求信
号を付加するエラー処理要求手段とを備えて構成され
る。

【００１３】なお、前記受信制御手段または前記エラー
処理要求手段は、前記受信完了処理要求信号および前記
エラー処理要求信号を、同一の信号線を介して前記ＣＰ
Ｕに送出する手段を含むことを特徴としてもよい。

【００１４】また、前記パラレル情報出力手段は、前記
受信データおよび前記エラー情報の内の少なくとも一つ
と、前記エラー処理要求信号とを同時に出力する手段を
含むことを特徴としてもよく、または前記エラー発生の
有無に対応して、前記受信データと前記エラー情報と
を、選択的に出力する手段を含むことを特徴としてもよ
い。

【００１５】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１６】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ＣＰ
Ｕ８、シリアルデータの入力端子５１およびバス２０１
に対応して、バッファ１と、シフトレジスタ２と、受信
制御回路３と、エラー検出回路４と、受信レジスタ５
と、ＯＲ回路６および７とを備えて構成される。また、
図２に示されるのは、本実施例に含まれる受信レジスタ
５の構成図であり、図３は本実施例において用いられる
プログラムのフローチャートの一例である。

【００１７】図１において、受信制御回路３において
は、同期クロック１０２の入力に対応して、同期クロッ
ク１０２を基準とするデータ受信タイミングが生成さ
れ、シフトレジスタ２に送られて、その動作が制御され
る。また、データ受信の完了時においては、ＣＰＵ２７
に対して、受信完了処理を要求するための受信完了処理
要求信号１０３が“１”レベルの信号として出力され、
ＯＲ回路７に送出される。また、シフトレジスタ２にお
いては、受信制御回路３より入力される前記データ受信
タイミングに基づいて、入力端子５１から入力されるシ
リアルデータ１０１が取込まれ、当該シリアルデータ１
０１は、パラレルデータに変換されて、受信レジスタ５
における下位側に出力される。

【００１８】エラー検出回路４は、シリアルデータ受信
時におけるエラー発生を常時監視しており、その監視結
果によるパリティエラー（ＰＥ）、フレーミングエラー
（ＦＥ）およびオーバランエラー（ＯＶＥ）を含むエラ
ー情報は、受信レジスタ５の上位側に入力されるととも
に、エラー発生時においては、ＣＰＵ８にエラー処理を
要求するエラー処理要求信号１０４が、ＯＲ回路６を介
して“１”レベルの信号として出力されてＯＲ回路７に
入力され、また受信レジスタ５の最上位ビット（ＥＲ
Ｒ）がセットされる。

【００１９】図２に示されるように、受信レジスタ５に
おいては、シリアル／パラレル変換後の７ビット長の受
信データがビット６〜ビット０に格納され、パリティエ
ラー（ＰＥ）、フレーミングエラー（ＦＥ）およびオー
バランエラー（ＯＶＥ）が、それぞれビット８、９およ
び１０に格納されて、最上位ビット（ＥＲＲ）がビット
１５に格納される構成がとられている。そして、受信完
了処理要求信号１０３およびエラー処理要求信号１０４
の何れかが発生した場合には、ＯＲ回路７の論理和作用
を介して、受信処理要求信号１０５が“１”レベルの信
号として出力され、ＣＰＵ８に入力されて受信完了処理
またはエラー処理の実行が要求される。

【００２０】本実施例においては、ＣＰＵ８に出力され
る受信処理要求信号１０５に対応する信号線が１本だけ
であり、また、優先順位制御回路が不要となるために、
受信処理要求信号１０５が直接ＣＰＵ８に入力されてい
る。このＣＰＵ８において、受信処理要求信号１０５が
“１”レベルになったことが検出されると、ＣＰＵ８に
おいては、受信完了処理プログラムおよびエラー処理プ
ログラムから成る受信処理プログラムが実行される。受
信処理要求信号１０５の発生時に、ＣＰＵ８において起
動される処理の一例として、受信処理プログラムのフロ
ーチャート例が図３に示される。この受信処理プログラ
ムにおいては、先ずＣＰＵ８により、バス２０１を介し
て受信レジスタ５に格納されているＥＲＲ、エラー情報
および受信データ等が読出される（ステップ３０１）。
次いで受信時にエラーが発生しているか否かが判断され
（ステップ３０２）、エラーが発生していない場合に
は、ＥＲＲは“０”レベルとなり、エラーが無かったこ
とが示される。この場合には、ＣＰＵ８においては、受
信処理要求信号１０５が、受信完了に伴なって発生した
ものと判断され、次の受信動作の準備を整えて（ステッ
プ３０３）受信完了処理は終了となる。また、受信時に
エラーが発生している場合には、ＥＲＲとしては“１”
レベルとなりエラーがあったことが示される。この場合
には、ＣＰＵ８においては、エラー情報パリティエラー
（ＰＥ）、フレーミングエラー（ＦＥ）およびオーバラ
ンエラー（ＯＶＥ）の状態に応じてエラー補正が行われ
（ステップ３０４）、次の受信動作の準備を整えて（ス
テップ３０５）受信完了処理は終了となる。なお、この
場合、エラー処理時における受信処理要求信号１０５と
しては、エラー処理信号１０４だけであるため、受信完
了処理プログラムの実行を禁止する処理は不要である。

【００２１】以上の説明により明らかなように、本実施
例においては、受信レジスタ５にエラー処理要求として
のＥＲＲを有することにより、ＣＰＵ８に入力される受
信処理要求信号１０５は１本の信号線を要するのみで十
分である。従って、シリアルデータ受信装置とＣＰＵと
の間における配線、優先順位制御回路等のハードウェア
を削減することが可能となる。また、エラー処理時にお
ける受信完了処理プログラムの実行を禁止する処理が不
要となり、処理要求間における実行タイミングの制御お
よび優先順位等の制御も不要となるため、ソフトウェア
処理が簡略化される。

【００２２】なお、本実施例においては、アシンクロナ
ス・シリアル・インタフェースに用いられるシリアルデ
ータ受信装置を実施例として説明しているが、他のシリ
アル転送方式においても、本発明が有効に適用されるこ
とは云うまでもない。また、シリアルデータの語長、エ
ラー処理要求を付加するビットが実施例と異なる場合に
おいても、本発明が有効に適用される。

【００２３】次に、図４は、本発明の第２の実施例の構
成を示すブロック図である。図４に示されるように、本
実施例は、ＣＰＵ１８、シリアルデータの入力端子５２
およびバス２０２に対応して、バッファ９と、シフトレ
ジスタ１０と、受信制御回路１１と、エラー検出回路１
２と、受信バッファ１３と、受信レジスタ１４および１
７と、受信ステータス・レジスタ１５と、ＯＲ回路１６
とを備えて構成される。また、図５（ａ）および（ｂ）
に示されるのは、受信レジスタ１４の構成図であり、図
６は当該シリアルデータ受信装置において用いられるプ
ログラムのフローチャートの一例である。

【００２４】受信制御回路１１においては、同期クロッ
ク１０７の入力に対応して、同期クロック１０７を基準
とするデータ受信タイミングが生成され、シフトレジス
タ１０に送られて、その動作が制御される。また、デー
タ受信完了時においては、ＣＰＵ１８に対して、受信完
了処理を要求するための受信処理要求信号１０８が、
“１”レベルの信号として出力され直接ＣＰＵ１８に入
力されるとともに、同時にエラー検出回路１２にも入力
される。この場合、この受信処理要求信号１０８によ
り、エラー検出回路１２に対しては、エラー情報を受信
ステータス・レジスタ１５に出力し、また、エラー発生
時のエラー処理要求信号１０９を、受信レジスタ１７の
最上位ビットＥＲＲに出力するように要求される。

【００２５】シフトレジスタ１０においては、受信制御
回路１１より入力される前記データ受信タイミングに基
づいて、入力端子５２から入力されるシリアルデータ１
０６が取込まれて、当該シリアルデータ１０６はパラレ
ルデータに変換されて、受信バッファ１３に入力され
る。受信バッファ１３においては、図５（ａ）および
（ｂ）に示される形式により、シリアル／パラレル変換
後の７ビット長の受信データがビット６〜ビット０に格
納される構成がとられている。

【００２６】エラー検出回路１２は、シリアルデータ受
信時におけるエラー発生を常時監視しており、その監視
結果によるパリティエラー（ＰＥ）、フレーミングエラ
ー（ＦＥ）およびオーバランエラー（ＯＶＥ）を含むエ
ラー情報は、受信処理要求信号１０８に同期して、受信
ステータス・レジスタ１５に出力されるとともに、エラ
ー発生時においては、ＣＰＵ８にエラー処理を要求する
エラー処理要求信号１０９が、ＯＲ回路６を介して
“１”レベルの信号として受信レジスタ（ＥＲＲ）１７
に入力されて、最上位ビットＥＲＲがセットされる。図
５（ａ）および（ｂ）に示されるように、受信レジスタ
１７は、最上位ビットＥＲＲがビット７に格納され、こ
のＥＲＲの状態に対応して、受信バッファ１３および受
信ステータス・レジスタ１５の何れか一方が選択され
て、ＥＲＲとともにバス２０２に出力される構成がとら
れている。即ち、エラー発生を伴なう受信完了時におい
ては、受信レジスタ１７において受信ステータス・レジ
スタ１５が選択されて、ＥＲＲ＝“１”とＰＥ、ＦＥお
よびＯＶＥとが、共にバス２０２に出力される。また、
エラー発生を伴なわない受信完了時においては、受信レ
ジスタ１７において受信バッファ１３が選択されて、Ｅ
ＲＲ＝“０”と受信バッファ１３に格納されている受信
データとが、共にバス２０２に出力される。

【００２７】ＣＰＵ１８においては、受信処理要求信号
１０８が“１”レベルになったことが検出されると、対
応する受信処理プログラムが実行される。この受信処理
要求信号１０８により起動される処理の一例として、図
６に受信処理プログラムのフローチャートの一例が示さ
れる。

【００２８】この受信プログラムにおいては、先ずＣＰ
Ｕ１８においては、バス２０２を介して、受信レジスタ
１４のＥＲＲ、エラー情報および受信データ等が読出さ
れる（ステップ６０１）。次いで受信時にエラーが発生
しているか否かが判断され（ステップ６０２）、エラー
が発生していない場合には、ＥＲＲは“０”レベルとな
り、エラーが無かったことが示される。この場合には、
ビットは６〜０は受信データである（図５（ｂ）参
照）。従って、ＣＰＵ１８においては、受信処理要求信
号１０８が、受信完了に伴なって発生したものと判断さ
れ、次の受信動作の準備を整えて（ステップ６０３）受
信完了処理は終了となる。また、受信時にエラーが発生
している場合には、ＥＲＲとしては“１”レベルとな
り、エラーがあったことが示される。この場合には、ビ
ット０〜２はＰＥ、ＦＥおよびＯＶＥを含むエラー情報
である。従って、ＣＰＵ１８においては、ＥＲＲがクリ
アされて、再度受信レジスタ１４のＥＲＲ、エラー情報
および受信データが読出される（ステップ６０４）。そ
して、ＰＥ、ＦＥおよびＯＶＥの状態に応じてエラー補
正が行われ（ステップ６０５）、次の受信動作の準備を
整えて（ステップ６０６）受信完了処理は終了となる。
なお、この場合、エラー処理時においても、ＣＰＵ１８
に入力される要求信号は、受信処理要求信号１０８のみ
であるため、受信完了処理プログラムの実行を禁止する
処理は不要である。

【００２９】本実施例においては、ＥＲＲの状態に応じ
て、受信レジスタ１４が受信データとエラー情報とを選
択的に出力することにより、受信レジスタ１４の語長を
８ビット構成とし、第１の実施例に比較して、１バイト
減少している。従って、本実施例のシリアルデータ受信
装置においては、前述の第１の実施例の効果に加えて、
受信レジスタ１４において占有されるアドレス領域を低
減することができるという利点がある。また、受信レジ
スタ１４に対して、短語長による処理が可能となるた
め、第１の実施例に比較して、ＣＰＵ１８において実行
される受信処理の実行クロック数を低減することができ
るという利点も存在する。更にまた、受信処理要求信号
１０８が、受信完了時においてのみ発生されるという利
点もある。

【００３０】

【発明の効果】以上説明したように、本発明は、受信デ
ータの出力手段により、エラー処理要求信号をも含めて
出力する構成がとられているために、ＣＰＵに対する受
信処理要求信号用の信号線が１本でよく、従って、シリ
アルデータ受信装置とＣＰＵ間の配線量を低減すること
ができるとともに、優先順位制御回路を排除してハード
ウェア負担量を低減することができるという効果があ
り、更に、処理要求信号間の優先順位制御、およびエラ
ー処理時における受信完了処理の禁止等の制御が不要と
なり、ＣＰＵにおけるソフトウェアの負担量をも軽減す
ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】第１の実施例におけるレジスタの構成を示す図
である。

【図３】第１の実施例におけるプログラムのフローチャ
ート例を示す図である。

【図４】本発明の第２の実施例の構成を示すブロック図
である。

【図５】第２の実施例におけるレジスタの構成を示す図
である。

【図６】第２の実施例におけるプログラムのフローチャ
ート例を示す図である。

【図７】従来例の構成を示すブロック図である。

【図８】従来例におけるレジスタの構成を示す図であ
る。

【図９】従来例におけるプログラムのフローチャート例
を示す図である。

【符号の説明】

１、９、１９ バッファ ２、１０、２０ シフトレジスタ ３、１１、２１ 受信制御回路 ４、１２、２２ エラー検出回路 ５、１４、１７ 受信レジスタ ６、７、１６、２５ ＯＲ回路 ８、１８、２７ ＣＰＵ １３、２３ 受信バッファ １５、２４ 受信ステータス・レジスタ ２６ 優先順位制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリアルデータを受信して、パラレルな
   受信データに変換して出力するデータ変換手段と、 所定のクロック信号を介して前記データ変換手段を制御
   するとともに、前記シリアルデータの受信完了時に、所
   定のＣＰＵに対する受信完了処理要求信号を生成して出
   力する受信制御手段と、 前記シリアルデータの受信時におけるエラー発生を検出
   し、当該エラー情報を出力するエラー検出手段と、 前記受信データおよび前記エラー情報を入力して格納
   し、所定のタイミングにおいて出力するパラレル情報出
   力手段と、 前記エラー情報を受けて、前記ＣＰＵに対するエラー処
   理要求信号を生成して出力するとともに、前記パラレル
   情報出力手段に格納されている前記受信データの特定の
   ビットに、前記エラー処理要求信号を付加するエラー処
   理要求手段と、 を備えることを特徴とするシリアルデータ受信装置。
2. 【請求項２】 前記受信制御手段または前記エラー処理
   要求手段が、前記受信完了処理要求信号および前記エラ
   ー処理要求信号を、同一の信号線を介して前記ＣＰＵに
   送出する手段を含むことを特徴とする請求項１記載のシ
   リアルデータ受信装置。
3. 【請求項３】 前記パラレル情報出力手段が、前記受信
   データおよび前記エラー情報の内の少なくとも一つと、
   前記エラー処理要求信号とを同時に出力する手段を含む
   ことを特徴とする請求項１記載のシリアルデータ受信装
   置。
4. 【請求項４】 前記パラレル情報出力手段が、前記エラ
   ー発生の有無に対応して、前記受信データと前記エラー
   情報とを、選択的に出力する手段を含むことを特徴とす
   る請求項３記載のシリアルデータ受信装置。