JPH02144632A - エラー訂正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ情報装置のエラー訂正方式に利用する
。特に、中央処理装置においてエラー検出訂正コードを
使用したエラー訂正方式に関するものである。

〔概要〕

本発明は記憶素子から演算処理装置へデータを転送する
ときのエラー訂正方式において、演算処理装置で記憶素
子に格納されたエラー訂正符号情報のデータ部およびパ
リティ部を記憶制御装置を介することなくバスを介して
入力しパリティエラーのあるときは読出しに続く動作を
一時中断し記憶制御装置からの１ビットエラー発生信号
および訂正読出情報を受信後にその動作を再開すること
により、 正常動作でのメモリアクセスタイムを短縮し装置全体の
処理能力を向上するようにしたものである。

〔従来の技術〕

第４図は従来例のエラー訂正装置のブロック構成図であ
る。

従来、エラー訂正方式は、第４図のように構成されてい
た。すなわち、記憶素子（以下、ＲＡＭという。）２０
が記憶制御装置（以下、ＭＣＵという。）５０に接続さ
れ、ＭＣＵ３Ｏと、演算処理装置（以下、ＥＰＵという
。）４０とがアドレスおよびデータを伝送るシステムバ
スを介して接続されていて、ＲＡ　Ｍ２Ｏからの読出情
報は、ＭＣＵ３Ｏでエラー検出訂正コードによりエラー
チエツクされ、データバスに出力されていた。特に、１
ビットエラーの場合には、これを訂正するとともに、こ
の訂正読出情報および１ビツト工ラー検出信号をデータ
バスを介してＥＰＬｔ４０に報告していた。

〔発明が解決しようとする問題点〕

しかし、このような従来例のエラー訂正方式では、１ビ
ットエラーの発生の有無にかかわらず記憶素子読出し処
理時間中にエラー検出および訂正時間が含まれているの
で、頻度の多い記憶素子読出し動作において正常動作の
場合に中央処理装置の処理能力が低下する問題点があっ
た。

本発明は上記の欠点を解決するもので、正常動作でのメ
モリアクセスタイムを短縮し装置全体の処理能力を向上
できるエラー訂正方式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、演算処理装置と、この演算処理装置にバスを
介して接続された記憶制御装置と、エラー訂正符号付情
報が格納された記憶素子とを備え、上記演算処理装置は
、読出要求信号を出力する第一の制御手段を含み、上記
記憶制御装置は、この読出要求信号に基づいて上記記憶
素子から読出されたエラー訂正符号付情報のエラーを検
出訂正する手段と、この検出訂正する手段の検出訂正結
果に基づいて上記第一の制御手段に１ビットエラー発生
信号を出力し訂正読出情報を上記バス上に出力する第二
の制御手段とを含むエラー訂正方式において、上記記憶
素子は上記記憶制御装置を介することなく上記バスに接
続された構成であり、上記第一の制御手段は、上記バス
上に出力されたエラー訂正符号付情報を入力する手段を
含み、上記演算処理装置は、この入力する手段の出力信
号のエラーの有無を判定するパリティチェック手段を含
み、上記第一の制御手段は、このパリティチェック手段
のエラー判定に基づいて動作を一時中断し上記１ビット
エラー発生信号および上記訂正読出情報を受信後にその
動作を再開する手段を含むことを特徴とする。

〔作用〕

記憶素子は直接バスに接続され、演算処理装置は記憶素
子から読出されたエラー訂正符号付情報をこのバスを介
しで入力しパリティチェック手段でエラーの有無を判定
する。この判定結果に基づいて訂正可能エラーの場合に
第一の制御手段は読出しに続く動作を一時中断し、１ピ
ツト工ラー発生信号および訂正読出情報を受信後にその
動作を再開する。以上により正常動作でのメモリアクセ
スタイムを短縮し装置全体の処理能力を向上できる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例エラー訂正装置のブロック構成図で
ある。

第１図において、エラー訂正装置は、ＥＰＵＩＯと、Ｅ
　Ｐ　ＵＩＯにバスとしてアドレスバスおよびデータバ
スを介して接続されたＭＣＵ３Ｏと、エラー訂正符号付
情報が格納されたＲ　Ａ　Ｍ２Ｏとを備える。

ＥＰＵＩＯは、読出要求信号としてＢＲＱ信号を出力す
る第一の制御手段として制御回路１６と、ＲＡ　Ｍ２Ｏ
のアドレスが格納されたメモリアドレスレジスタ１１と
、制御回路１６の制御によりＢＲＱ信号とともにメモリ
アドレスレジスタ１１の該当するアドレスとしてＡＤＨ
信号をアドレスバスに出力するドライバ１３とを含む。

また、ＭＣＵ３Ｏは、アドレスバス上のＡＤＲ信号を入
力しＲＡＭ２０に与えるレシーバ３１と、レシーバ３１
の出力信号およびＢＲＱ信号を入力してＡＤＨ信号がＲ
Ａ　Ｍ２Ｏのアドレス範囲内にあるか否かを判定するア
ドレス判定部３４と、アドレス判定部３４０判定結果に
基づいてＲＡＭ２０にＲＥＮ信号を与えて該当するエラ
ー訂正符号付情報としてＤＴＢ信号およびＥＣＤ信号を
データバス上に読出す制御部３５と、ＢＲＱ信号に基づ
いてＲＡＭ２０からデータバス上に読出されたＤＴＢ信
号およびＥＣＤ信号のエラーを検討訂正する手段として
レシーバ３３、エラー検出訂正回路３６およびエラー訂
正データレジスタ３７と、エラー検出訂正回路３６の検
出訂正結果に基づいて訂正可能のエラーが存在する場合
には、制御回路１６に１ビットエラー発生信号としてＣ
ＯＲ信号を出力しまた訂正読出情報をデータバス上に出
力し、訂正可能なエラーが存在しない場合には制御回路
１６にＡＣＫ信号を出力する第二の制御手段として制御
部３５の一部およびドライバ３２とを含む。

ここで本発明の特徴とするところは、ＲＡＭ２０は、Ｅ
ＰＵＩＯを介することなくアドレスバスおよびデータバ
スに接続された構成であり、上記第一の制御手段は、デ
ータバス上に出力されたＤＴＢ信号およびＥＣＤ信号の
一部であるＰＴＹ信号を入力する手段としてレシーバ１
４を含み、Ｅ　Ｐ　ＵＩＯは、レシーバ１４の出力信号
のエラーの有無を判定するパリティチェック手段として
パリティチェック回路１５と、レシーバ１４からのＤＴ
Ｂ信号を格納するメモリデータレジスタ１２とを含み、
制御回路１６は、パリティチェック回路１５のエラー判
定に基づいて動作を一時中断しＣＯＲ信号および上記訂
正読出情報を受信後にその動作を再開する手段を含むこ
とにある。

このような構成のエラー訂正装置の動作について説明す
る。表は本発明のエラー訂正装置のデータビットとエラ
ー訂正符号との関係を示す表である。第２図は本発明の
エラー訂正装置の制御回路の動作を示すフローチャート
である。第３図は本発明のエラー訂正装置の制御部の動
作を示すフローチャートである。

第１図において、ＥＰＵＩＯ１ＲＡ　Ｍ２Ｏ右よびＭＣ
Ｕ３０が接続されているアドレスバスおよびデータバス
により伝送される信号の代表的なものは、読出処理の要
求を行うＢＲＱ信号と、読出要求に応じてＤＴＢ信号の
返送のタイミングを通知するＡＣＫ信号と、ＲＡ　Ｍ２
Ｏのアドレスを指定するＡＤＨ信号と、データ部を示し
１６ビツトからなるＤＴＢ信号と、ＰＴＹ信号（パリテ
ィ信号）の２ビツトを含む、・８ビツトからなるＥＣＤ
と、ＲＡＭ２０から読出されたＤＴＢ信号およびＥＣＤ
信号に訂正可能エラーが発生した場合に、直接ＲＡ　Ｍ
２Ｏから返送されたデータ部は訂正が必要であり使用し
てはならないことを通知するＣＯＲ信号と、読出された
情報に訂正不可能エラーが発生したことを知らせる２ビ
ットエラー発生信号とがある。

（以下本頁余白） 表において、本実施例で採用されているエラー訂正符号
は、１ビツトのエラーの修正および４ビツト以下のエラ
ーの検出を行うコードで、このエラー訂正符号のデイジ
ット２およびデイジット３がそれぞれデータビットの第
０〜第１５ビツト中のバイト０のパリティビットおよび
バイト１のパリティビットにそれぞれ一致している。Ｄ
ＴＢ信号の１６ビツト中の「１」で示される全ビットの
排他的論理和が対応するエラー訂正デイジット８ビツト
中の「１」で示されるビットの値となる。しまたがって
、パリティエラーを生じているときは必ず１ビツト以上
のエラー・を検出することになる。

第１図〜第３図において、メモリの読出要求信号のＢＲ
Ｑ信号は、Ｅ　Ｐ　ＵＩＯから出力され（Ｓｌ）、アク
セス対象のアドレスを示すＡＤＲ信号とともにＭＣＵ３
Ｏに受信され、ＲＡＭ２０のアドレス範囲内か否かがア
ドレス判定部３４により判定される。

ＡＤＨ信号は、メモリアドレスレジスタ１１からドライ
バ１３を介してアドレスバス上に出力され（Ｓ２）、レ
シーバ３１によりＲＡＭ２０にも分配される。

アドレス判定部３４による判定でＲＡＭ２０の領域のア
ドレスが選択されているとき、制御部３５によりＲＥＮ
信号が出力され、ＲＡＭ２０から指定されたアドレスに
記憶されているエラー訂正符号付情報のＤＴＢ信号とＥ
ＣＤ信号とがデータバス上に出力される（Ｓｌｌ）。Ｅ
ＣＤ信号のうち２ビツトのＰＴＹ信号（パリティピット
信号）とＤＴＢ信号とが要求基であるＥ　Ｐ　ＵＩＯに
直接返送されている。

ＤＴＢ信号は、レシーバ１４で受信されメモリデータレ
ジスタ１２にセットされると同時にパリティチェック回
路１５に分配され（Ｓ　３）　、ＰＴＹ信号によりパリ
ティエラーの判定がなされる。パリティエラーが生じた
場合には（Ｓ４）、制御回路１６に報告し、制御回路１
６は読出しに続く動作を一時中断させる（Ｓ６）。パリ
ティエラーがない場合にはくＳ４）、読出しに続くドラ
イバを続行する（Ｓ５）。

またＤＴＢ信号とＥＣＤ信号とはＭＣＵ３Ｏのレシーバ
３３で受信され、エラー検出訂正回路３６により訂正可
能なエラーが存在するか否かチエツクされる。

訂正可能なエラーが存在しない場合には（３１２）、制
御部３５にその旨が伝えられＡＣＫ信号が制御部３５か
らＥ　Ｐ　ＵＩＯに出力される（３１４）。訂正可能エ
ラーが存在する場合には、訂正されたデータはエラー訂
正データレジスタ３７に出力され、ドライバ３２を介し
てデータバスに送出される（Ｓ１３）。

またこのときにエラー検出訂正回路３６より訂正可能エ
ラーのあったことを制御部３５に知らせ制御部３５より
訂正可能エラー発生を示すＣＯＲ信号をＥＰＵｌｏに送
出する（３１３）。制御回路１６は、ＣＯＲ信号を受傷
し、訂正されたデータをレシーバ１４を介してメモリデ
ータレジスタ１２に再書込みさせ読出しに続く動作を再
開させる（Ｓ７）。

〔発明の効果〕

以上説明したように、本発明は、正常動作でのメモリア
クセスタイムを短縮し装置全体の処理能力を向上できる
優れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例エラー訂正装置のブロック構成
図。 第２図は本発明のエラー訂正装置の制御回路の動作を示
すフローチャート。 第３図は本発明のエラー訂正装置の制御部の動作を示す
フローチャート。 第４１！Ｉは従来例のエラー訂正装置のブロック構成図
。 １０．４０・・・ＥＰＵ、１１・・・メモリアドレスレ
ジスタ、１２・・・メモリデータレジスタ、１３．３２
・・・ドライバ、１４．３１．３３・・・レシーバ、１
５・・・パリティチェック回路、１６・・・制御回路、
２０・・・ＲＡＭ、３０．５０・・・ＭＣＵ。 ３４・・・アドレス判定部、３５・・・制御部、３６・
・・エラー検出訂正回路、３７・・・エラー訂正データ
レジスタ。 特許出願人　日本電気株式会社１− 代理人　　弁理士　井　出　直　孝

Claims (1)

1. 【特許請求の範囲】 １、演算処理装置と、この演算処理装置にバスを介して
   接続された記憶制御装置と、エラー訂正符号付情報が格
   納された記憶素子とを備え、 上記演算処理装置は、読出要求信号を出力する第一の制
   御手段を含み、 上記記憶制御装置は、この読出要求信号に基づいて上記
   記憶素子から読出されたエラー訂正符号付情報のエラー
   を検出訂正する手段と、この検出訂正する手段の検出訂
   正結果に基づいて上記第一の制御手段に１ビットエラー
   発生信号を出力し訂正読出情報を上記バス上に出力する
   第二の制御手段と を含むエラー訂正方式において、 上記記憶素子は上記記憶制御装置を介することなく上記
   バスに接続された構成であり、 上記第一の制御手段は、上記バス上に出力されたエラー
   訂正符号付情報を入力する手段を含み、上記演算処理装
   置は、この入力する手段の出力信号のエラーの有無を判
   定するパリテイチェック手段を含み、 上記第一の制御手段は、このパリテイチェック手段のエ
   ラー判定に基づいて動作を一時中断し上記１ビットエラ
   ー発生信号および上記訂正読出情報を受信後にその動作
   を再開する手段を含むことを特徴とするエラー訂正方式
   。