JPH05198743A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05198743A JPH05198743A JP4007234A JP723492A JPH05198743A JP H05198743 A JPH05198743 A JP H05198743A JP 4007234 A JP4007234 A JP 4007234A JP 723492 A JP723492 A JP 723492A JP H05198743 A JPH05198743 A JP H05198743A
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- capacitor
- film
- oxide film
- lower electrode
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Abstract
(57)【要約】
【目的】 タンタル酸化膜１７からなる誘電体膜を用い
たキャパシタ８において、キャパシタ８の容量の低減を
防止する。 【構成】 キャパシタ８の下部電極１８をチタン窒化膜
で構成する。 【効果】 誘電体膜１７形成時に下地の下部電極１８表
面に高誘電率のチタン酸化膜１９が形成されることによ
り、キャパシタ８の容量が大きくなる。
たキャパシタ８において、キャパシタ８の容量の低減を
防止する。 【構成】 キャパシタ８の下部電極１８をチタン窒化膜
で構成する。 【効果】 誘電体膜１７形成時に下地の下部電極１８表
面に高誘電率のチタン酸化膜１９が形成されることによ
り、キャパシタ８の容量が大きくなる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置におけるキ
ャパシタ構造に関するものである。
ャパシタ構造に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高集積化に伴い、
メモリセルのサイズが縮小されると、これに対応してキ
ャパシタの面積も縮小される。このため単位面積あたり
のキャパシタ容量を増大させる必要があり、従来よりＤ
ＲＡＭのメモリセル構造において、キャパシタを素子分
離領域上に重ねて配置するようにした、いわゆる三次元
化構造などの方法をとってきた。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高集積化に伴い、
メモリセルのサイズが縮小されると、これに対応してキ
ャパシタの面積も縮小される。このため単位面積あたり
のキャパシタ容量を増大させる必要があり、従来よりＤ
ＲＡＭのメモリセル構造において、キャパシタを素子分
離領域上に重ねて配置するようにした、いわゆる三次元
化構造などの方法をとってきた。
【０００３】図３は従来の４メガビットＤＲＡＭのメモ
リセル部の構造を示す断面図である。図において、１は
シリコン単結晶等からなる半導体基板（以下、シリコン
基板と称す）、２はシリコン基板１に形成され、素子間
を分離するフィールド絶縁膜、３はシリコン基板１に作
り込まれたトランジスタ、４は多結晶シリコンなどの導
電膜よりなり、トランジスタ３のゲート電極を兼ねたワ
ード線、５はワード線３を覆って形成された絶縁用のシ
リコン酸化膜、６はトランジスタ３のゲート絶縁膜、７
はトランジスタ３のソース・ドレイン領域である。８は
シリコン基板１上に形成されたキャパシタ、９は多結晶
シリコン膜からなるキャパシタ８の下部電極、１０はキ
ャパシタ８の誘電体膜となるシリコン窒化膜、１１は多
結晶シリコン膜からなるキャパシタ８の上部電極であ
る。１２は上部電極１１上に形成されたシリコン酸化膜
からなる層間絶縁膜、１３は層間絶縁膜１２上に形成さ
れ、ソース領域（あるいはドレイン領域）７に接続され
たビット線、１４はビット線１３上に形成された絶縁用
のシリコン酸化膜、１５はシリコン酸化膜１４上に形成
されたアルミ配線膜である。なお、この場合、シリコン
基板１はＰ型、ソース・ドレイン領域７はｎ+型にそれ
ぞれ形成されている。
リセル部の構造を示す断面図である。図において、１は
シリコン単結晶等からなる半導体基板（以下、シリコン
基板と称す）、２はシリコン基板１に形成され、素子間
を分離するフィールド絶縁膜、３はシリコン基板１に作
り込まれたトランジスタ、４は多結晶シリコンなどの導
電膜よりなり、トランジスタ３のゲート電極を兼ねたワ
ード線、５はワード線３を覆って形成された絶縁用のシ
リコン酸化膜、６はトランジスタ３のゲート絶縁膜、７
はトランジスタ３のソース・ドレイン領域である。８は
シリコン基板１上に形成されたキャパシタ、９は多結晶
シリコン膜からなるキャパシタ８の下部電極、１０はキ
ャパシタ８の誘電体膜となるシリコン窒化膜、１１は多
結晶シリコン膜からなるキャパシタ８の上部電極であ
る。１２は上部電極１１上に形成されたシリコン酸化膜
からなる層間絶縁膜、１３は層間絶縁膜１２上に形成さ
れ、ソース領域（あるいはドレイン領域）７に接続され
たビット線、１４はビット線１３上に形成された絶縁用
のシリコン酸化膜、１５はシリコン酸化膜１４上に形成
されたアルミ配線膜である。なお、この場合、シリコン
基板１はＰ型、ソース・ドレイン領域７はｎ+型にそれ
ぞれ形成されている。
【０００４】このように、上記の４メガビットＤＲＡＭ
ではキャパシタ８の誘電体膜にシリコン窒化膜１０が用
いられていた。しかしＤＲＡＭのより一層の高集積化に
よりキャパシタ容量を増大させるために、比誘電率が約
２７でシリコン窒化膜の約３.６倍であるタンタル酸化
膜を誘電体膜に適用する方法がある。
ではキャパシタ８の誘電体膜にシリコン窒化膜１０が用
いられていた。しかしＤＲＡＭのより一層の高集積化に
よりキャパシタ容量を増大させるために、比誘電率が約
２７でシリコン窒化膜の約３.６倍であるタンタル酸化
膜を誘電体膜に適用する方法がある。
【０００５】図４はタンタル酸化膜を誘電体膜に適用し
た場合の、従来のＤＲＡＭのキャパシタ部の構造を示す
断面図である。図４において、１，２，４，５，８，
９，１１は図３に示すものと同じもの、１６は下部電極
９上に形成された界面シリコン酸化膜、１７は界面シリ
コン酸化膜１６上に形成された誘電体膜としてのタンタ
ル酸化膜である。
た場合の、従来のＤＲＡＭのキャパシタ部の構造を示す
断面図である。図４において、１，２，４，５，８，
９，１１は図３に示すものと同じもの、１６は下部電極
９上に形成された界面シリコン酸化膜、１７は界面シリ
コン酸化膜１６上に形成された誘電体膜としてのタンタ
ル酸化膜である。
【０００６】このＤＲＡＭキャパシタの製造方法を図５
に基いて示す。まず、フィールド絶縁膜２、ワード線
４、シリコン酸化膜５が形成されたシリコン基板１上の
全面にＮ+型の多結晶シリコン膜からなる下部電極９を
形成する（図５（ａ））。次に、下部電極９上の全面に
例えばペニタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）
と酸素（Ｏ2）を用いた熱ＣＶＤ法などにより、タンタ
ル酸化膜１７を形成する。このとき、ＣＶＤ反応中に存
在する酸素により下地の下部電極９を構成する多結晶シ
リコン膜の表面が酸化され、界面シリコン酸化膜１６が
形成される。またこの界面シリコン酸化膜１６は後工程
の酸素雰囲気中の熱処理等により厚くなる（図５
（ｂ））。その後、タンタル酸化膜１７上の全面にＮ+
型の多結晶シリコン膜からなる上部電極１１を形成して
もＤＲＡＭキャパシタを完成する（図４参照）。
に基いて示す。まず、フィールド絶縁膜２、ワード線
４、シリコン酸化膜５が形成されたシリコン基板１上の
全面にＮ+型の多結晶シリコン膜からなる下部電極９を
形成する（図５（ａ））。次に、下部電極９上の全面に
例えばペニタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）
と酸素（Ｏ2）を用いた熱ＣＶＤ法などにより、タンタ
ル酸化膜１７を形成する。このとき、ＣＶＤ反応中に存
在する酸素により下地の下部電極９を構成する多結晶シ
リコン膜の表面が酸化され、界面シリコン酸化膜１６が
形成される。またこの界面シリコン酸化膜１６は後工程
の酸素雰囲気中の熱処理等により厚くなる（図５
（ｂ））。その後、タンタル酸化膜１７上の全面にＮ+
型の多結晶シリコン膜からなる上部電極１１を形成して
もＤＲＡＭキャパシタを完成する（図４参照）。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
キャパシタ８は多結晶シリコン膜からなる下部電極９上
にタンタル酸化膜１７を形成する際に、下部電極９とタ
ンタル酸化膜１７との間に界面シリコン酸化膜１６が形
成されてしまう。このため上部電極１１と下部電極９と
の間のキャパシタ８の誘電層は、比誘電率が約２７のタ
ンタル酸化膜１７と比誘電率が３.８の界面シリコン酸
化膜１６とで構成されることになる。従ってキャパシタ
８の容量値は、低誘電率の界面シリコン酸化膜１６の形
成によって低減するなどの問題点があった。
キャパシタ８は多結晶シリコン膜からなる下部電極９上
にタンタル酸化膜１７を形成する際に、下部電極９とタ
ンタル酸化膜１７との間に界面シリコン酸化膜１６が形
成されてしまう。このため上部電極１１と下部電極９と
の間のキャパシタ８の誘電層は、比誘電率が約２７のタ
ンタル酸化膜１７と比誘電率が３.８の界面シリコン酸
化膜１６とで構成されることになる。従ってキャパシタ
８の容量値は、低誘電率の界面シリコン酸化膜１６の形
成によって低減するなどの問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、界面シリコン酸化膜の形成を防
止して、キャパシタの大容量化を促進させることを目的
とする。
ためになされたもので、界面シリコン酸化膜の形成を防
止して、キャパシタの大容量化を促進させることを目的
とする。
【０００９】
【課題を解決するための手段】この発明に係るキャパシ
タは、下部電極の上層部分をチタン窒化膜で構成したも
のである。
タは、下部電極の上層部分をチタン窒化膜で構成したも
のである。
【００１０】
【作用】この発明におけるキャパシタは、下部電極の全
部あるいは上層部分がチタン窒化膜で形成されている。
このため製造工程において、下部電極上に誘電体膜を形
成する際、また、大気中に下部電極のチタン窒化膜を晒
すだけでも、下部電極表面のチタン窒化膜が酸化されチ
タン酸化膜が形成される。このチタン酸化膜の比誘電率
は１２０で、従来のキャパシタで形成された界面シリコ
ン酸化膜に比べて極めて高いため、キャパシタの容量値
を高めることができる。
部あるいは上層部分がチタン窒化膜で形成されている。
このため製造工程において、下部電極上に誘電体膜を形
成する際、また、大気中に下部電極のチタン窒化膜を晒
すだけでも、下部電極表面のチタン窒化膜が酸化されチ
タン酸化膜が形成される。このチタン酸化膜の比誘電率
は１２０で、従来のキャパシタで形成された界面シリコ
ン酸化膜に比べて極めて高いため、キャパシタの容量値
を高めることができる。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるＤＲＡＭのキャ
パシタ部の構造を示す断面図である。図において、１，
２，４，５，８，１１，１７は従来のものと同じもの、
１８はチタン窒化膜からなる下部電極、１９は下部電極
１８と誘電体膜としてのタンタル酸化膜１７との間に形
成された界面チタン酸化膜である。
する。図１はこの発明の一実施例によるＤＲＡＭのキャ
パシタ部の構造を示す断面図である。図において、１，
２，４，５，８，１１，１７は従来のものと同じもの、
１８はチタン窒化膜からなる下部電極、１９は下部電極
１８と誘電体膜としてのタンタル酸化膜１７との間に形
成された界面チタン酸化膜である。
【００１２】次に製造方法を図２に基いて示す。まず、
従来と同じようにフィールド絶縁膜２、ワード線４、シ
リコン酸化膜５が形成されたシリコン基板１上の全面に
チタン窒化膜からなる下部電極１８を形成する。この下
部電極１８の形成法にはスパッタ法やＣＶＤ法などがあ
るが、例えば窒素雰囲気中でのチタンターゲットの反応
性スパッタ法により形成する（図２（ａ））。次に下部
電極１８上の全面に例えばペンタエトキシタンタル（Ｔ
ａ（ＯＣ2Ｈ5）5）と酸素（Ｏ2）を用いた熱ＣＶＤ法な
どにより、タンタル酸化膜１７を形成する。このとき、
ＣＶＤ反応中に存在する酸素により下地の下部電極１８
を構成するチタン窒化膜の表面が酸化され、界面チタン
酸化膜１９が形成される。またこの界面チタン酸化膜１
９は大気中に下部電極１８のチタン窒化膜を晒すだけで
も形成され、さらに後工程の酸素雰囲気中の熱処理等に
より厚くなる。（図２（ｂ））。その後、タンタル酸化
膜１７上の全面にＮ+型の多結晶シリコン膜からなる上
部電極１１を形成してＤＲＡＭキャパシタを完成する
（図１参照）。
従来と同じようにフィールド絶縁膜２、ワード線４、シ
リコン酸化膜５が形成されたシリコン基板１上の全面に
チタン窒化膜からなる下部電極１８を形成する。この下
部電極１８の形成法にはスパッタ法やＣＶＤ法などがあ
るが、例えば窒素雰囲気中でのチタンターゲットの反応
性スパッタ法により形成する（図２（ａ））。次に下部
電極１８上の全面に例えばペンタエトキシタンタル（Ｔ
ａ（ＯＣ2Ｈ5）5）と酸素（Ｏ2）を用いた熱ＣＶＤ法な
どにより、タンタル酸化膜１７を形成する。このとき、
ＣＶＤ反応中に存在する酸素により下地の下部電極１８
を構成するチタン窒化膜の表面が酸化され、界面チタン
酸化膜１９が形成される。またこの界面チタン酸化膜１
９は大気中に下部電極１８のチタン窒化膜を晒すだけで
も形成され、さらに後工程の酸素雰囲気中の熱処理等に
より厚くなる。（図２（ｂ））。その後、タンタル酸化
膜１７上の全面にＮ+型の多結晶シリコン膜からなる上
部電極１１を形成してＤＲＡＭキャパシタを完成する
（図１参照）。
【００１３】以上のように、この実施例によるＤＲＡＭ
キャパシタは下部電極１８がチタン窒化膜で構成されて
いるため、下部電極１８上にタンタル酸化膜１７を形成
する際に、下部電極１８とタンタル酸化膜１７との間に
界面チタン酸化膜１９が形成される。このため上部電極
１１と下部電極１８との間のキャパシタ８の誘電層は比
誘電率が約２７のタンタル酸化膜１７と比誘電率１２０
の界面チタン酸化膜１９とで構成される。従って高誘電
率の界面チタン酸化膜１９の形成によって、キャパシタ
８の容量値は高くなる。
キャパシタは下部電極１８がチタン窒化膜で構成されて
いるため、下部電極１８上にタンタル酸化膜１７を形成
する際に、下部電極１８とタンタル酸化膜１７との間に
界面チタン酸化膜１９が形成される。このため上部電極
１１と下部電極１８との間のキャパシタ８の誘電層は比
誘電率が約２７のタンタル酸化膜１７と比誘電率１２０
の界面チタン酸化膜１９とで構成される。従って高誘電
率の界面チタン酸化膜１９の形成によって、キャパシタ
８の容量値は高くなる。
【００１４】なお、下部電極１８は上層がチタン窒化
膜、下層がＮ+型多結晶シリコン膜などの積層構造であ
っても良い。
膜、下層がＮ+型多結晶シリコン膜などの積層構造であ
っても良い。
【００１５】
【発明の効果】以上のように、この発明によれば、キャ
パシタの下部電極の少なくとも上層部分をチタン窒化膜
で構成したため、キャパシタの容量値を高めることがで
きる。これにより単位面積あたりのキャパシタ容量を大
きくでき半導体装置特にＤＲＡＭの一層の高密度集積化
を図ることができる。
パシタの下部電極の少なくとも上層部分をチタン窒化膜
で構成したため、キャパシタの容量値を高めることがで
きる。これにより単位面積あたりのキャパシタ容量を大
きくでき半導体装置特にＤＲＡＭの一層の高密度集積化
を図ることができる。
【図１】この発明の一実施例による半導体装置の構造を
示す断面図である。
示す断面図である。
【図２】この発明の一実施例による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】従来の半導体装置の構造を示す断面図である。
【図４】従来の半導体装置の構造を示す断面図である。
【図５】従来の半導体装置の製造方法を示す断面図であ
る。
る。
１ 半導体基板 ８ キャパシタ １１ 上部電極 １７ 誘電体膜としてのタンタル酸化膜 １８ チタン窒化膜からなる下部電極
Claims (1)
- 【請求項１】 半導体基板上に上部電極と、下部電極
と、それら２つの電極間に誘電体膜が配置されて形成さ
れたキャパシタを有する半導体装置において、前記下部
電極の上層部分をチタン窒化膜で構成したことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007234A JPH05198743A (ja) | 1992-01-20 | 1992-01-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007234A JPH05198743A (ja) | 1992-01-20 | 1992-01-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198743A true JPH05198743A (ja) | 1993-08-06 |
Family
ID=11660307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007234A Pending JPH05198743A (ja) | 1992-01-20 | 1992-01-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198743A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998031052A1 (fr) * | 1997-01-10 | 1998-07-16 | Hitachi, Ltd. | Dispositif a semi-conducteur et procede de fabrication associe |
| GB2337361A (en) * | 1998-05-06 | 1999-11-17 | United Microelectronics Corp | A method of etching a tantalum oxide layer in the fabrication of a DRAM |
| EP1020896A1 (en) * | 1999-01-13 | 2000-07-19 | Lucent Technologies Inc. | Integrated circuit device with composite oxide dielectric |
| US6627939B2 (en) | 1999-12-09 | 2003-09-30 | Nec Corporation | Semiconductor device provided with a capacitor having a high-permittivity insulator film |
-
1992
- 1992-01-20 JP JP4007234A patent/JPH05198743A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998031052A1 (fr) * | 1997-01-10 | 1998-07-16 | Hitachi, Ltd. | Dispositif a semi-conducteur et procede de fabrication associe |
| GB2337361A (en) * | 1998-05-06 | 1999-11-17 | United Microelectronics Corp | A method of etching a tantalum oxide layer in the fabrication of a DRAM |
| GB2337361B (en) * | 1998-05-06 | 2000-03-29 | United Microelectronics Corp | Method of etching tantalum oxide layer |
| EP1020896A1 (en) * | 1999-01-13 | 2000-07-19 | Lucent Technologies Inc. | Integrated circuit device with composite oxide dielectric |
| US6627939B2 (en) | 1999-12-09 | 2003-09-30 | Nec Corporation | Semiconductor device provided with a capacitor having a high-permittivity insulator film |
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