JPH0752774B2 - 半導体装置 - Google Patents

半導体装置

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JPH0752774B2
JPH0752774B2 JP63101811A JP10181188A JPH0752774B2 JP H0752774 B2 JPH0752774 B2 JP H0752774B2 JP 63101811 A JP63101811 A JP 63101811A JP 10181188 A JP10181188 A JP 10181188A JP H0752774 B2 JPH0752774 B2 JP H0752774B2
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gate electrode
polycrystalline silicon
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oxide film
semiconductor device
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信恭 北岡
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

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  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に半導体装置に含まれる
MOS型トランジスタのゲート電極構造と、その上層部の
絶縁層と導電層との構造に関する。
［従来の技術］ 従来、側壁にサイドウォールを有するゲート電極は第４
図に示すように多結晶シリコン103からなっているかあ
るいは第５図に示すように下層が多結晶シリコン103、
上層が高融点金属シリサイドたとえばタングステンシリ
サイド109からなり、その上に絶縁層たとえばシリコン
熱酸化膜105と導電層たとえば配線多結晶シリコン106が
形成され、ゲート電極103、あるいは103と109と導電層
多結晶シリコン106とでキャパシタを形成している。
［発明が解決しようとする問題点］ 上述した従来の上層が高融点金属シリサイドからなる、
いわゆるポリサイド構造のゲート電極構造ではサイドウ
ォールを形成するための異方性ドライエッチにより高融
点金属シリサイドがダメージを受ける。
したがって、その後高融点金属シリサイドを熱酸化して
容量部となる絶縁膜を形成しようとすると高融点金属シ
リサイドがエッチングによりメタルリッチになった部分
で剥離するという欠点がある。また、ゲート電極が多結
晶シリコン単層ではポリサイド構造の場合のような高融
点金属シリサイドの剥離はないものの、配線抵抗がポリ
サイド構造より１ケタ高くなり回路を高速に動作させる
ことに困難が生じる。
本発明の目的はゲート電極の側壁にサイドウォールを有
するゲート電極を備えたMOS型半導体装置においてソフ
トエラーに対する体制が高い半導体装置を提供すること
にある。
［発明の従来技術に対する相違点］ 上述した従来のゲート電極構造は多結晶シリコン単層あ
るいは下層が多結晶シリコン上層が高融点金属シリサイ
ドの２層構造からなりその上の導電層と絶縁層を介して
キャパシタを形成しているのに対し、本発明のゲート電
極構造は多結晶シリコンと、高融点金属との積層構造で
最上層が多結晶シリコンからなり、その上の導電層と絶
縁層を介してキャパシタを形成するという相違点を有す
る。
［問題点を解決するための手段］ 本発明の要旨は上記電界効果型トランジスタのゲート電
極が多結晶シリコン上に高融点金属シリサイドを積層し
た多層構造をなし、該多層構造の最上層上に多結晶シリ
コン層を更に積層し、前記ゲート電極の側壁に絶縁物の
サイドウオールが設けられ、前記ゲート電極上に絶縁膜
を該絶縁膜上に導電層を順次積層し、該導電層と前記ゲ
ート電極とをそれぞれ電極とするキャパシタを構成した
ことを特徴とすることである。
［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例に係るスタティックランダ
ムアクセスメモリーの一部を示す断面図である。Ｎ型半
導体基板にＰウェルを形成し、通常の素子分離法により
フィールド酸化膜２を形成する。ゲート酸化膜１を形成
後、多結晶シリコン３を2000Å、タングステンシリサイ
ド４を2000Å、多結晶シリコン５を500Å被着しリソグ
ラフィー工程によりゲート電極を形成する。次に、気相
成長酸化膜2000Åを被着し、異方性ドライエッチングに
よりサイドウォール10を形成する。熱酸化によりゲート
電極の最上部の多結晶シリコン５を含む半導体基板表面
に熱酸化膜６を200Å形成する。配線多結晶シリコン７
を2000Å被着し、リソグラフィー工程により不要な部分
を除去する。気相成長膜８を10000Å被着し、リソグラ
フィー工程によりコンタクト穴を形成し、アルミ９を10
000Å被着する。次にアルミ９を接地する。これにより
サイドウォールを有するゲート電極3,4,5と配線多結晶
シリコン７との間で熱酸化膜６を介してキャパシタを形
成する半導体装置ができる。
次に本発明の第２実施例を説明する。第２図は本発明の
第２実施例のスタティックランダムアクセスメモリの一
部を示す断面図である。ゲート酸化膜１を形成するまで
は第１実施例と同様である。次に、多結晶シリコン３を
2000Å、チタンシリサイド12を2000Å、多結晶シリコン
５を500Å被着し、リソグラフィー工程によりゲート電
極を形成する。第１実施例と同様にサイドウォール10を
形成する。次に、ゲート電極最上部の多結晶シリコン５
を含む半導体基板表面に熱酸化膜を100Å形成し、その
上にシリコン窒課膜を200Å被着し、熱酸化によりシリ
コン窒化膜表面にシリコン酸化膜を20Å形成し、３層の
絶縁膜11を形成する。
次に、配線多結晶シリコン７を2000Å被着しリソグラフ
ィー工程により不要な部分を除去する。以降の工程は第
１実施例と同様にして配線多結晶シリコンを接地する。
以上の工程を施すことにより、サイドウォールを有する
ゲート電極3,12,5と配線多結晶シリコン７との間で３層
絶縁膜11を介してキャパシタを形成する半導体装置がで
きる。
第３図はスタティックランダムアクセスメモリの回路図
である。第１、第２の実施例で説明したキャパシタはC
1,C2に当たり、このキャパシタC1,C2により記憶ノートN
1,N2でα粒子によるデータ反転が起こりにくくなり、ソ
フトエラーの耐性が高くなる。
［発明の効果］ 以上説明したように本発明によれば、ゲート電極は多結
晶シリコンと高融点金属シリサイドとの積層構造をな
し、最上層は多結晶シリコンからなる構造を有するた
め、ゲート電極の配線抵抗を低抵抗に保ち、かつ高融点
金属シリサイドがサイドウォール形成の異方性ドライエ
ッチを直接受けないため、高融点金属シリサイドが多結
晶シリコンから剥離することが防止できる。
また最上部が多結晶シリコンであるため、熱酸化により
絶縁特性が良好な酸化膜を形成することができ、絶縁膜
の薄膜化が可能となり、高容量のキャパシタがゲート電
極と、その上の導電層とで形成できる効果がある。この
ためゲート電極と導電層とでキャパシタが形成されるた
め、記憶ノートでα粒子によるデータの反転が起こりに
くくなり、ソフトエラーの耐性が高くなるという効果が
ある。
【図面の簡単な説明】
第１図は本発明の第１実施例の断面図、第２図は本発明
の第２実施例の断面図、第３図は上記実施例に係るスタ
ティックランダムアクセスメモリの回路図、第４図、第
５図は従来の半導体装置をそれぞれ示す断面図である。 1,101……ゲート酸化膜、 2,102……フィールド酸化膜、 3,5,103……ゲート多結晶シリコン、 4,109……タングステンシリサイド、 6,105……熱酸化膜、 7,106……配線多結晶シリコン、 8,107……気相成長酸化膜、 9,108……アルミ配線、 10,104……気相成長酸化膜のサイドウォール、 11……熱酸化膜、窒化膜、熱酸化膜、 12……チタンシリサイド、 R1,R2……高抵抗負荷、 Q1,Q2……スイッチングトランジスタ、 Q3,Q4……ドライバトランジスタ、 C1,C2……キャパシタ、 N1,N2……記憶ノード。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】電界効果型トランジスタとキャパシタとを
    有する半導体装置において、上記電界効果型トランジス
    タのゲート電極が多結晶シリコン上に高融点金属シリサ
    イドを積層した多層構造をなし、該多層構造の最上層上
    に多結晶シリコン層を更に積層し、前記ゲート電極の側
    壁に絶縁物のサイドウオールが設けられ、前記ゲート電
    極上に絶縁膜を該絶縁膜上に導電層を順次積層し、該導
    電層と前記ゲート電極とをそれぞれ電極とするキャパシ
    タを構成したことを特徴とする半導体装置。
JP63101811A 1988-04-25 1988-04-25 半導体装置 Expired - Lifetime JPH0752774B2 (ja)

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JP63101811A JPH0752774B2 (ja) 1988-04-25 1988-04-25 半導体装置
EP89107493A EP0339586B1 (en) 1988-04-25 1989-04-25 Semiconductor device having improved gate capacitance and manufacturing method therefor
DE68924495T DE68924495T2 (de) 1988-04-25 1989-04-25 Halbleiter-Bauelement mit verbesserter Gate-Kapazität und dessen Herstellungsverfahren.

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EP0339586B1 (en) 1995-10-11
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