JPH05198750A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05198750A JPH05198750A JP4010197A JP1019792A JPH05198750A JP H05198750 A JPH05198750 A JP H05198750A JP 4010197 A JP4010197 A JP 4010197A JP 1019792 A JP1019792 A JP 1019792A JP H05198750 A JPH05198750 A JP H05198750A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon nitride
- polycrystalline silicon
- silicon
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 abstract description 25
- 239000012535 impurity Substances 0.000 abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 11
- 230000002411 adverse Effects 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 5
- 239000011229 interlayer Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】多結晶シリコンに形成された抵抗素子に於い
て、通常後工程の熱処理による特性の変化を抑えるため
にシリコン窒化膜により抵抗素子全体をおおう手法が用
いられる。しかしシリコン窒化膜自体のストレスにより
他のデバイスに悪影響を及ぼす。本発明はこの悪影響を
できるだけ低減しようとするものである。 【構成】 多結晶シリコンのうち、抵抗として作用する
低濃度のＮ型不純物層５の領域の上、下及び側壁をシリ
コン窒化膜でおおうストレスの少ない抵抗素子を得る。
て、通常後工程の熱処理による特性の変化を抑えるため
にシリコン窒化膜により抵抗素子全体をおおう手法が用
いられる。しかしシリコン窒化膜自体のストレスにより
他のデバイスに悪影響を及ぼす。本発明はこの悪影響を
できるだけ低減しようとするものである。 【構成】 多結晶シリコンのうち、抵抗として作用する
低濃度のＮ型不純物層５の領域の上、下及び側壁をシリ
コン窒化膜でおおうストレスの少ない抵抗素子を得る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に多結晶シリコン層で形成された抵抗素子に関する。
に多結晶シリコン層で形成された抵抗素子に関する。
【０００２】
【従来の技術】多結晶シリコンを利用した抵抗素子は後
工程で熱処理を加えることにより、抵抗値の変動が著し
い。その対策としてウエハー全体をシリコン窒化膜でお
おい保護することにより抵抗値の変動を抑えている。
工程で熱処理を加えることにより、抵抗値の変動が著し
い。その対策としてウエハー全体をシリコン窒化膜でお
おい保護することにより抵抗値の変動を抑えている。
【０００３】しかし、シリコン窒化膜は、膜自身の持つ
ストレス等により他のデバイスに悪影響を及ぼすことが
分かっている。
ストレス等により他のデバイスに悪影響を及ぼすことが
分かっている。
【０００４】図４に、半導体基板に形成された多結晶シ
リコンを利用した従来の抵抗素子の構造断面図を示す。
リコンを利用した従来の抵抗素子の構造断面図を示す。
【０００５】図４は、半導体基板１上に、シリコン酸化
膜２が形成されており、その上部に一端が電極引出しの
用の高濃度のＮ型不純物層４で、前記の高濃度のＮ型不
純物層４以外の領域は、抵抗として作用し低濃度のＮ型
不純物層５で構成された多結晶シリコン層３が形成され
ており、さらに前述のウエハー全体がシリコン窒化膜９
でおおわれており、その上部に堆積された層間絶縁膜６
を介し、アルミ配線７が、形成された従来の抵抗素子を
示す。
膜２が形成されており、その上部に一端が電極引出しの
用の高濃度のＮ型不純物層４で、前記の高濃度のＮ型不
純物層４以外の領域は、抵抗として作用し低濃度のＮ型
不純物層５で構成された多結晶シリコン層３が形成され
ており、さらに前述のウエハー全体がシリコン窒化膜９
でおおわれており、その上部に堆積された層間絶縁膜６
を介し、アルミ配線７が、形成された従来の抵抗素子を
示す。
【０００６】
【発明が解決しようとする課題】従来の多結晶シリコン
を利用した抵抗素子は、熱処理による抵抗の劣化を抑え
るために多結晶シリコン３の上層及び下部のウェハー全
体をシリコン窒化膜１０でおおっており、例えばこのウ
エハーに含まれるデバイス特性は、シリコン窒化膜自体
の持つストレスによりリーク等の悪影響を与える。
を利用した抵抗素子は、熱処理による抵抗の劣化を抑え
るために多結晶シリコン３の上層及び下部のウェハー全
体をシリコン窒化膜１０でおおっており、例えばこのウ
エハーに含まれるデバイス特性は、シリコン窒化膜自体
の持つストレスによりリーク等の悪影響を与える。
【０００７】そこで、本発明はこのような課題を解決し
ようとするもので、その目的とするところは、シリコン
窒化膜におおわれた多結晶シリコンにおいてシリコン窒
化膜のストレスによりデバイスに悪影響を与えない多結
晶シリコンを利用した抵抗素子をえるところにある。
ようとするもので、その目的とするところは、シリコン
窒化膜におおわれた多結晶シリコンにおいてシリコン窒
化膜のストレスによりデバイスに悪影響を与えない多結
晶シリコンを利用した抵抗素子をえるところにある。
【０００８】
【課題を解決するための手段】本発明は、多結晶シリコ
ン層からなる抵抗素子を具備する半導体装置において、
前記多結晶シリコンの抵抗素子のうち、電極引出し部を
除く領域のみの上部及び下部及び側壁が、シリコン窒化
膜でおおわれていることを特徴とする。
ン層からなる抵抗素子を具備する半導体装置において、
前記多結晶シリコンの抵抗素子のうち、電極引出し部を
除く領域のみの上部及び下部及び側壁が、シリコン窒化
膜でおおわれていることを特徴とする。
【０００９】
【実施例】図１に、半導体基板に形成された多結晶シリ
コンを利用した本発明の抵抗素子の構造断面図を示す。
コンを利用した本発明の抵抗素子の構造断面図を示す。
【００１０】図１は、半導体基板１上に、シリコン酸化
膜２が形成されており、その上部に両端が電極引出しの
用の高濃度のＮ型不純物層４で、前記の高濃度のＮ型不
純物層４以外の領域は、抵抗として作用し低濃度のＮ型
不純物層５で構成された多結晶シリコン層３が形成され
ており、さらに前述の多結晶シリコン３のうち抵抗とし
て作用する高濃度のＮ型不純物層４の領域の上部、下部
及び端部がシリコン窒化膜１０によりおおわれており、
さらに上部に堆積された層間絶縁膜６を介し、アルミ配
線７が、形成された従来の抵抗素子を示す。
膜２が形成されており、その上部に両端が電極引出しの
用の高濃度のＮ型不純物層４で、前記の高濃度のＮ型不
純物層４以外の領域は、抵抗として作用し低濃度のＮ型
不純物層５で構成された多結晶シリコン層３が形成され
ており、さらに前述の多結晶シリコン３のうち抵抗とし
て作用する高濃度のＮ型不純物層４の領域の上部、下部
及び端部がシリコン窒化膜１０によりおおわれており、
さらに上部に堆積された層間絶縁膜６を介し、アルミ配
線７が、形成された従来の抵抗素子を示す。
【００１１】次に、本発明の半導体装置の製造方法一実
施例を図２（ａ）〜図２（ｆ）にもとづき説明する。
施例を図２（ａ）〜図２（ｆ）にもとづき説明する。
【００１２】図２（ａ）は、半導体基板１上に化学的気
相成長法によりシリコン酸化膜２を約５００Å形成しさ
らにその上部に、多結晶シリコンを約３００∂形成した
後全面に砒素イオンを約２０ｋｅｖで１×１０13〜１×
１０14／ｃｍ2打ち込みさらに前述の多結晶シリコン３
をパターンニングしたものである。
相成長法によりシリコン酸化膜２を約５００Å形成しさ
らにその上部に、多結晶シリコンを約３００∂形成した
後全面に砒素イオンを約２０ｋｅｖで１×１０13〜１×
１０14／ｃｍ2打ち込みさらに前述の多結晶シリコン３
をパターンニングしたものである。
【００１３】図２（ｂ）は、前述の多結晶シリコン層３
をフォトリソグラフィーによりパターンニングを行いレ
ジスト膜８をマスクとし、多結晶シリコン層３のうち電
位引出し部として使用する両端部に、砒素イオンを１×
１０14〜１×１０15／ｃｍ2打ち込むことにより高濃度
のＮ型不純物層４を形成したものである。
をフォトリソグラフィーによりパターンニングを行いレ
ジスト膜８をマスクとし、多結晶シリコン層３のうち電
位引出し部として使用する両端部に、砒素イオンを１×
１０14〜１×１０15／ｃｍ2打ち込むことにより高濃度
のＮ型不純物層４を形成したものである。
【００１４】図２（ｃ）は、化学的気相成長法によりシ
リコン酸化膜９を約１０００∂形成したものである。
リコン酸化膜９を約１０００∂形成したものである。
【００１５】図２（ｄ）は、前述の多結晶シリコン層３
をフォトリソグラフィーによりパターンニングを行いを
レジスト膜８をエッチングマスクとし、多結晶シリコン
層３のうち抵抗として作用する中心部を、混合濃度とし
て水：弗酸＝１：４の割合で希釈した弗酸水溶液でウェ
ットエッチングを約２００秒間行ったものである。図３
は、図２（ｄ）の中心で断面線に垂直になる方向からみ
た構造断面図である。前述のウエットエッチングの際の
オーバーエッチングにより多結晶シリコン３のうち抵抗
として作用する多結晶シリコン３の側壁及び下部のシリ
コン酸化膜がエッチングされ、オーバーエッチングによ
り削られた領域１３が形成される。
をフォトリソグラフィーによりパターンニングを行いを
レジスト膜８をエッチングマスクとし、多結晶シリコン
層３のうち抵抗として作用する中心部を、混合濃度とし
て水：弗酸＝１：４の割合で希釈した弗酸水溶液でウェ
ットエッチングを約２００秒間行ったものである。図３
は、図２（ｄ）の中心で断面線に垂直になる方向からみ
た構造断面図である。前述のウエットエッチングの際の
オーバーエッチングにより多結晶シリコン３のうち抵抗
として作用する多結晶シリコン３の側壁及び下部のシリ
コン酸化膜がエッチングされ、オーバーエッチングによ
り削られた領域１３が形成される。
【００１６】図２（ｅ）は、化学的気相成長法によりシ
リコン窒化膜１０を約１０００〜２０００∂形成したも
のである。この際シリコン窒化膜１０は付き回りが良い
ためシリコン酸化膜９上部のみでなくオーバーエッチン
グにより削られた領域１３にも、シリコン窒化膜９に堆
積されるシリコン窒化膜よりは若干少ないが、あわせて
シリコン窒化膜１０が形成される。
リコン窒化膜１０を約１０００〜２０００∂形成したも
のである。この際シリコン窒化膜１０は付き回りが良い
ためシリコン酸化膜９上部のみでなくオーバーエッチン
グにより削られた領域１３にも、シリコン窒化膜９に堆
積されるシリコン窒化膜よりは若干少ないが、あわせて
シリコン窒化膜１０が形成される。
【００１７】図２（ｄ）は、前述のシリコン窒化膜１０
上にフォトリソグラフィーによりパターンニングを行い
レジスト膜８をエッチングマスクとし、前述のシリコン
酸化膜９とシリコン窒化膜１０を反応性ドライエッチン
グ法によりドライエッチングを行ったものである。
上にフォトリソグラフィーによりパターンニングを行い
レジスト膜８をエッチングマスクとし、前述のシリコン
酸化膜９とシリコン窒化膜１０を反応性ドライエッチン
グ法によりドライエッチングを行ったものである。
【００１８】図２（ｆ）は、本抵抗素子の引出し電極と
してアルミ配線７を形成したことにより得られる本実施
例の構造を示したものである。
してアルミ配線７を形成したことにより得られる本実施
例の構造を示したものである。
【００１９】本発明の抵抗素子を例えば、ＳＲＡＭなど
のメモリーセルの負荷抵抗に使用した場合、従来の抵抗
素子のようにウエハー全面がシリコン窒化膜でおおわれ
ている状態と違い、シリコン窒化膜が占める面積は従来
の構造に比べ２０分の１程度に減少し、シリコン窒化膜
によるデバイスへリーク等の悪影響が少なくなる。
のメモリーセルの負荷抵抗に使用した場合、従来の抵抗
素子のようにウエハー全面がシリコン窒化膜でおおわれ
ている状態と違い、シリコン窒化膜が占める面積は従来
の構造に比べ２０分の１程度に減少し、シリコン窒化膜
によるデバイスへリーク等の悪影響が少なくなる。
【００２０】
【発明の効果】本発明による抵抗抵抗素子は、従来の抵
抗素子に比べシリコン窒化膜でおおわれる面積が抵抗と
して利用される部分に限定され、ストレス等によりデバ
イスに悪影響を与えるシリコン窒化膜が占める割合が著
しく削減される。
抗素子に比べシリコン窒化膜でおおわれる面積が抵抗と
して利用される部分に限定され、ストレス等によりデバ
イスに悪影響を与えるシリコン窒化膜が占める割合が著
しく削減される。
【００２１】そのため、デバイスに悪影響を与えずかつ
また後工程の熱処理に対して特性の変動が少ない安定し
た抵抗素子を得られるという多大の効果を有する。
また後工程の熱処理に対して特性の変動が少ない安定し
た抵抗素子を得られるという多大の効果を有する。
【図面の簡単な説明】
【図１】本発明の半導体装置の構造断面図を示す図であ
る。
る。
【図２】（ａ）〜（ｆ）は、本発明の半導体装置の製造
方法の一実施例を示す図である。
方法の一実施例を示す図である。
【図３】図２（ｄ）の中心で断面線に垂直になる方向か
らみた構造断面図である。
らみた構造断面図である。
【図４】従来の半導体装置の構造を示す断面図である。
１ 半導体基板 ２ シリコン酸化膜 ３ 多結晶シリコン層 ４ 高濃度のＮ型不純物層 ５ 低濃度ののＮ型不純物層 ６ 層間絶縁膜 ７ アルミ配線 ８ レジスト膜 ９ シリコン酸化膜 １０シリコン窒化膜 １３オーバーエッチングにより削られた領域
【手続補正書】
【提出日】平成４年１２月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の半導体装置の構造断面図を示す図であ
る。
る。
【図２】ａ）からｇ）は、本発明の半導体装置の製造方
法の一実施例を示す図である。
法の一実施例を示す図である。
【図３】図２ ｄ）の中心で断面線に垂直になる方向か
らみた構造断面図である。
らみた構造断面図である。
【図４】従来の半導体装置の構造を示す断面図である。
Claims (1)
- 【請求項１】 多結晶シリコン層からなる抵抗素子を具
備する半導体装置において、 前記多結晶シリコンの抵抗素子のうち、 電極引出し部を除く領域の上部及び下部及び側壁が、シ
リコン窒化膜でおおわれていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010197A JPH05198750A (ja) | 1992-01-23 | 1992-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010197A JPH05198750A (ja) | 1992-01-23 | 1992-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198750A true JPH05198750A (ja) | 1993-08-06 |
Family
ID=11743565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010197A Pending JPH05198750A (ja) | 1992-01-23 | 1992-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015153878A (ja) * | 2014-02-13 | 2015-08-24 | セイコーインスツル株式会社 | 半導体装置 |
-
1992
- 1992-01-23 JP JP4010197A patent/JPH05198750A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015153878A (ja) * | 2014-02-13 | 2015-08-24 | セイコーインスツル株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0171864B1 (en) | Method of fabricating an insulated gate type field-effect transistor | |
| US4074300A (en) | Insulated gate type field effect transistors | |
| US3967310A (en) | Semiconductor device having controlled surface charges by passivation films formed thereon | |
| US4425700A (en) | Semiconductor device and method for manufacturing the same | |
| US5473184A (en) | Semiconductor device and method for fabricating same | |
| JPH06177345A (ja) | 半導体メモリおよびその製造方法 | |
| US4901134A (en) | Semiconductor device and manufacturing method thereof | |
| KR100265773B1 (ko) | 반도체장치의 접촉창의 제조방법 | |
| US6329251B1 (en) | Microelectronic fabrication method employing self-aligned selectively deposited silicon layer | |
| JP2553030B2 (ja) | 集積回路構造体およびその製造方法 | |
| US20010019158A1 (en) | Semiconductor device having gate insulating film of silicon oxide and silicon nitride films | |
| KR930011800B1 (ko) | Mos형 반도체장치 | |
| US5457070A (en) | Method of forming a step compensated semiconductor device | |
| US6693341B2 (en) | Semiconductor device | |
| US5939758A (en) | Semiconductor device with gate electrodes having conductive films | |
| JPH05198750A (ja) | 半導体装置 | |
| US5972749A (en) | Method for preventing P1 punchthrough | |
| JPH03171671A (ja) | 半導体装置及びその製造方法 | |
| KR960000963B1 (ko) | 반도체 집적회로장치의 제조방법 | |
| US6544852B1 (en) | Method of fabricating semiconductor device | |
| KR0166856B1 (ko) | 반도체소자 제조방법 | |
| JP2550302B2 (ja) | 半導体装置の製造方法 | |
| JPH05198524A (ja) | 半導体装置 | |
| JPH03157966A (ja) | 半導体装置の製法 | |
| JP2790514B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20080223 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090223 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20100223 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100223 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20110223 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20110223 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20110223 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20120223 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130223 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140223 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |