JPH06177345A - 半導体メモリおよびその製造方法 - Google Patents

半導体メモリおよびその製造方法

Info

Publication number
JPH06177345A
JPH06177345A JP3071638A JP7163891A JPH06177345A JP H06177345 A JPH06177345 A JP H06177345A JP 3071638 A JP3071638 A JP 3071638A JP 7163891 A JP7163891 A JP 7163891A JP H06177345 A JPH06177345 A JP H06177345A
Authority
JP
Japan
Prior art keywords
film
insulating film
polycrystalline silicon
electrode
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3071638A
Other languages
English (en)
Other versions
JP2568316B2 (ja
Inventor
Jeong-Gyoo Kim
正 圭 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goldstar Electron Co Ltd filed Critical Goldstar Electron Co Ltd
Publication of JPH06177345A publication Critical patent/JPH06177345A/ja
Application granted granted Critical
Publication of JP2568316B2 publication Critical patent/JP2568316B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】ノード電極が接続される低抵抗領域の不純物濃
度を低減することにより、半導体メモリの漏洩電流を低
減し、半導体メモリの面積を増大させることなく、ノー
ド電極とゲート電極との短絡発生を防止することができ
る半導体メモリおよびその製造方法を提供する。 【構成】ゲート電極となる多結晶シリコン膜をマスクと
して半導体基板表面領域に不純物を導入して低濃度不純
物領域を形成し、前記多結晶シリコン膜を含む前記半導
体基板上に絶縁膜を形成し、この露出した絶縁膜を異方
性ドライエッチングによりエッチングして前記多結晶シ
リコン膜の側壁上に側壁絶縁膜を形成し、ノード電極の
前記低濃度不純物領域とのコンタクト部を前記多結晶シ
リコン膜と自己整合するように形成し、ビット線を接続
すべきビット線コンタクト部に不純物を導入して高濃度
不純物領域を形成した半導体メモリおよびその製造方
法。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリおよびそ
の製造方法に係り、特に、大きいキャパシタの容量を有
し、キャパシタのノード電極のコンタクト部を自己整合
により形成することができ、キャパシタのノード電極が
接続される低抵抗領域の不純物濃度を低くすることがで
き、かつ漏洩電流を低減することができる半導体メモリ
およびその製造方法に関する。
【０００２】
【従来の技術】図１５は、従来のスタック（積層）型半
導体メモリ（ＤＲＡＭ）のセルの構造の一例を示す断面
図である。
【０００３】２０１はｐ型シリコン基板、２０２はフィ
ールド酸化膜、２０３はゲート電極形成用の多結晶シリ
コン膜、２０４は酸化シリコン膜、２０５は低濃度ｎ型
不純物領域、２０６は多結晶シリコン膜２０３の側壁上
に形成された側壁絶縁膜、２０７は高濃度ｎ型不純物領
域、２０８は酸化シリコン膜（高温酸化膜(High Temper
ature Oxide)）、２０９はキャパシタの容量を増加させ
るための厚い多結晶シリコン膜、２１０は多結晶シリコ
ンから成るノード電極、２１１は絶縁膜、２１２は多結
晶シリコンから成るプレート電極、２１４はノード電極
２１０を高濃度ｎ型不純物領域２０７に接続するために
酸化シリコン膜２０８および多結晶シリコン膜２０９に
設けたコンタクト孔、２１３は図示しないビット線が接
続されるビット線コンタクト部である。ノード電極２１
０、絶縁膜２１１、プレート電極２１２によりキャパシ
タが構成されている。
【０００４】このような構成のＤＲＡＭセルを製造する
には、まず、ｐ型シリコン基板２０１にフィールド酸化
膜２０２を選択的に形成し、ゲート電極形成用の多結晶
シリコン膜２０３と酸化シリコン膜２０４を積層して形
成した後、これらの２層膜をパターニングしてゲート電
極を形成し、低濃度ｎ型不純物領域２０５を周知のイオ
ン注入法等によりｐ型シリコン基板２０１の表面領域に
形成し、多結晶シリコン膜２０３の側壁上に側壁絶縁膜
２０６を形成した後、高濃度ｎ型不純物領域２０７を形
成する。すなわち、ノード電極２１０が接続される部分
およびビット線（図示省略）が接続されるビット線コン
タクト部２１３が共に高不純物濃度になるように形成す
る。その後、酸化シリコン膜２０８と多結晶シリコン膜
２０９を積層して形成した後、周知のホトリソグラフィ
ー技術を用いて、これらの２層膜を貫通するコンタクト
孔２１４を開け、ノード電極２１０を形成して高濃度ｎ
型不純物領域２０７と接触させた後、絶縁膜２１１とプ
レート電極２１２を順次積層して形成し、ＤＲＡＭセル
のキャパシタを形成する。その後、ビット線が接続され
るビット線コンタクト部２１３を形成する。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
従来のＤＲＡＭセルにおいて、キャパシタのノード電極
２１０と接続される高濃度ｎ型不純物領域２０７は、不
純物濃度が高いので、ＤＲＡＭセルの漏洩電流が増大す
る問題がある。
【０００６】また、ノード電極２１０を高濃度ｎ型不純
物領域２０７に接続するために、ホトリソグラフィー技
術を用いて酸化シリコン膜２０８と多結晶シリコン膜２
０９の２層膜にコンタクト孔２１４を開けるとき、マス
ク合わせの誤差（アラインメント エラー）によって側
壁絶縁膜２０６がエッチングされてノード電極２１０と
ゲート電極の多結晶シリコン膜２０３との接触・短絡が
起こり得る問題がある。この問題を低減するために、ゲ
ート電極の多結晶シリコン膜２０３とコンタクト孔２１
４との間の間隔を大きくすると、半導体メモリの面積が
増大する問題がある。
【０００７】本発明の目的は、ノード電極が接続される
低抵抗領域の不純物濃度を低減することにより、半導体
メモリの漏洩電流を低減し、半導体メモリの面積を増大
させることなく、ノード電極とゲート電極との短絡発生
を防止できる半導体メモリおよびその製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリは、第１導電型の半導体基板
（１０１）上に選択的に形成したゲート電極（１０３）
と、前記ゲート電極（１０３）側壁の少なくとも一方側
の前記半導体基板（１０１）表面領域に形成した前記第
１導電型と逆の第２導電型の低濃度不純物領域（１０５
ａ）と、前記ゲート電極（１０３）の側壁上に形成した
側壁絶縁膜（１０８、１０８ａ）と、少なくとも前記低
濃度不純物領域（１０５ａ）の一部上に形成したノード
電極（１０９）と、前記ノード電極（１０９）上に形成
した絶縁膜（１１０）と、前記絶縁膜（１１０）上に形
成したプレート電極（１１１）と、前記ゲート電極（１
０３）側壁の他方側の前記半導体基板（１０１）表面領
域に形成した前記第２導電型の高濃度不純物領域（１１
２）と、前記高濃度不純物領域（１１２）に接続したビ
ット線とを有することを特徴とする。
【０００９】また、本発明の半導体メモリの製造方法
は、第１導電型の半導体基板（１０１）上に多結晶シリ
コン膜（１０３）を選択的に形成する工程と、ゲート電
極となる前記多結晶シリコン膜（１０３）をマスクとし
てこの多結晶シリコン膜（１０３）側壁の少なくとも一
方側の前記半導体基板（１０１）表面領域に前記第１導
電型と逆の第２導電型の不純物を導入して第１の不純物
領域（１０５ａ）を形成する工程と、前記多結晶シリコ
ン膜（１０３）を含む前記半導体基板（１０１）上に絶
縁膜（１０６）を形成する工程と、露出した前記絶縁膜
（１０６）を異方性ドライエッチングによりエッチング
して前記多結晶シリコン膜（１０３）の側壁上に側壁絶
縁膜（１０８）を形成し、後で形成するノード電極（１
０９）の前記第１の不純物領域（１０５ａ）とのコンタ
クト部を前記多結晶シリコン膜（１０３）と自己整合す
るように形成する工程と、少なくとも前記コンタクト部
上に前記ノード電極（１０９）を形成する工程と、前記
ノード電極（１０９）上に絶縁膜（１１０）とプレート
電極（１１１）を順次形成する工程と、ビット線を接続
すべきビット線コンタクト部に前記第２導電型の不純物
を導入して第２の不純物領域（１１２）を形成する工程
とを含むことを特徴とする。
【００１０】さらに、本発明の半導体メモリの製造方法
は、前記第１の不純物領域を低濃度で形成し、かつ、絶
縁膜（１１０）とプレート電極（１１１）を順次形成し
た後、露出した前記絶縁膜（１０６）を異方性ドライエ
ッチングによりエッチングしてゲート電極となる前記多
結晶シリコン膜（１０３）の側壁上に第２の側壁絶縁膜
（１０８ａ）を形成する工程と、前記第２の側壁絶縁膜
（１０８ａ）をマスクとしてビット線を接続すべきビッ
ト線コンタクト部に前記第２導電型の不純物を導入して
高濃度不純物領域（１１２）を形成する工程とを含むこ
とを特徴とする。
【００１１】
【作用】本発明では、ノード電極が接続される低抵抗領
域の不純物濃度を低減することができるので、半導体メ
モリの漏洩電流を低減することができる。
【００１２】また、ノード電極と低抵抗領域とのコンタ
クト部をゲート電極に自己整合するように形成すること
ができるので、半導体メモリの面積を増大させることな
く、ノード電極とゲート電極との短絡発生を防止するこ
とができる。
【００１３】
【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。
【００１４】図１〜図１４は、本発明の一実施例の半導
体メモリ（ＤＲＡＭ）の製造方法を示す工程断面図であ
る。また、図１４は、本発明の一実施例のＤＲＡＭセル
の構造を示す。
【００１５】まず、図１に示すように、ｐ型シリコン基
板１０１上に薄い酸化シリコン（ＳｉＯ2）膜１１５と
窒化シリコン（Ｓｉ3Ｎ4）膜１１６を形成した後、フィ
ールド酸化膜を形成すべき部分の窒化シリコン膜１１６
を選択的にエッチング除去する。
【００１６】次に、図２に示すように、シリコン基板１
０１の表面を酸化し、フィールド酸化（ＳｉＯ2）膜１
０２を選択的に形成する。
【００１７】次に、図３に示すように、窒化シリコン膜
１１６を除去する。
【００１８】次に、図４に示すように、ゲート電極とな
る多結晶シリコン膜１０３′と酸化シリコン膜１０４′
を積層して形成する。
【００１９】次に、図５に示すように、多結晶シリコン
膜１０３′と酸化シリコン膜１０４′の２層膜を周知の
ホトリソグラフィー技術を用いてパターニングし、酸化
シリコン膜１０４の載った多結晶シリコン膜１０３を形
成する。
【００２０】次に、図６に示すように、ｎ形不純物１１
８を周知のイオン注入法等により低濃度に導入して低濃
度ｎ型不純物領域１０５ａ、１０５ｂを形成する。
【００２１】次に、図７に示すように、酸化シリコン膜
１０６とキャパシタの容量を増加させるための多結晶シ
リコン膜１０７を積層して形成する。
【００２２】次に、図８に示すように、ホトレジスト膜
１１７を用いて多結晶シリコン膜１０７をパターニング
する。
【００２３】次に、図９に示すように、ホトレジスト膜
１１７を除去した後、酸化シリコン膜１０６の露出した
部分をＲＩＥ（リアクティブ イオン エッチング）等の
異方性ドライエッチングによりエッチング除去して側壁
絶縁膜（酸化シリコン膜）１０８を形成する。これによ
り、後で形成するノード電極１０９（図１１）の低濃度
ｎ型不純物領域１０５ａとのコンタクト部をゲート電極
の多結晶シリコン膜１０３に自己整合するように形成す
ることができる。なお、低濃度ｎ型不純物領域１０５ａ
の不純物濃度を高めたい場合は、この後、側壁絶縁膜１
０８をマスクとしてイオン注入すればよい。
【００２４】次に、図１０に示すように、ノード電極と
なる多結晶シリコン膜１０９′を形成する。
【００２５】次に、図１１に示すように、周知のホトリ
ソグラフィー技術を用いて多結晶シリコン膜１０９′を
パターニングしてキャパシタの一方の電極であるノード
電極１０９を形成した後、その上に絶縁膜１１０を形成
する。
【００２６】次に、図１２に示すように、絶縁膜１１０
をパターニングした後、その上にキャパシタの他方の電
極であるプレート電極１１１を形成する。
【００２７】次に、図１３に示すように、酸化シリコン
膜１０６の一部、すなわち、図１Ｌの１０６ａの部分を
ＲＩＥ等によりエッチング除去した後、イオン注入法等
により側壁絶縁膜１０８ａをマスクとしてｎ形不純物を
高濃度に導入してビット線（図示省略）コンタクトのた
めの高濃度ｎ型不純物領域１１２を形成する。
【００２８】最後に、図１４に示すように、絶縁膜（酸
化シリコン膜）１１３と平坦化酸化膜１１４を形成す
る。
【００２９】上記実施例では、ノード電極１０９が接続
される低抵抗領域を低濃度に形成することができるので
（低濃度ｎ型不純物領域１０５ａ）、ＤＲＡＭセルの漏
洩電流を低減することができる。また、ノード電極１０
９の低濃度ｎ型不純物領域１０５ａとのコンタクト部を
ゲート電極の多結晶シリコン膜１０３に自己整合するよ
うに形成することができるので、ＤＲＡＭの面積を増大
させることなく、マスク合わせの誤差（アラインメント
エラー）に起因するノード電極１０９とゲート電極の
多結晶シリコン膜１０３との短絡発生を防止することが
でき、かつキャパシタの面積の増大を図ることができ
る。さらに、別途のマスクを使用せず、かつ簡単な工程
で、ノード電極１０９が接続されるｎ型不純物領域１０
５ａは低濃度に、ビット線が接続されるｎ型不純物領域
１１２は高濃度に形成することができ、また、キャパシ
タを形成した後に、周辺回路の高濃度のｎ型またはｐ型
不純物領域を形成することができるので、ＤＲＡＭセル
の浅い接合を形成することができ、高集積化に有利であ
る。
【００３０】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、特許請求の範囲内において種々変更可能であること
は勿論である。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
半導体メモリの漏洩電流を低減することができ、また、
半導体メモリの面積を増大させることなく、ノード電極
とゲート電極との短絡発生を防止することができ、高集
積化に有利な半導体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図２】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図３】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図４】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図５】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図６】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図７】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図８】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図９】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図１０】本発明の一実施例のＤＲＡＭの製造方法を示
す工程断面図である。
【図１１】本発明の一実施例のＤＲＡＭの製造方法を示
す工程断面図である。
【図１２】本発明の一実施例のＤＲＡＭの製造方法を示
す工程断面図である。
【図１３】本発明の一実施例のＤＲＡＭの製造方法を示
す工程断面図である。
【図１４】本発明の一実施例のＤＲＡＭの製造方法を示
す工程断面図である。
【図１５】従来のＤＲＡＭセルの構造の一例を示す断面
図である。
【符号の説明】
１０１…ｐ型シリコン基板、１０２…フィールド酸化
膜、１０３、１０３′…多結晶シリコン膜、１０４、１
０４′…酸化シリコン膜、１０５ａ、１０５ｂ…低濃度
ｎ型不純物領域、１０６…酸化シリコン膜、１０６ａ…
酸化シリコン膜の一部、１０７…多結晶シリコン膜、１
０８…側壁絶縁膜、１０９…ノード電極、１０９′…多
結晶シリコン膜、１１０…絶縁膜、１１１…プレート電
極、１１２…高濃度ｎ型不純物領域、１１３…絶縁膜、
１１４…平坦化酸化膜、１１５…薄い酸化シリコン膜、
１１６…窒化シリコン膜、１１７…ホトレジスト膜、１
１８…ｎ形不純物、２０１…ｐ型シリコン基板、２０２
…フィールド酸化膜、２０３…多結晶シリコン膜、２０
４…酸化シリコン膜、２０５…低濃度ｎ型不純物領域、
２０６…側壁絶縁膜、２０７…高濃度ｎ型不純物領域、
２０８…酸化シリコン膜、２０９…多結晶シリコン膜、
２１０…ノード電極、２１１…絶縁膜、２１２…プレー
ト電極、２１３…ビット線コンタクト部、２１４…コン
タクト孔。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板（１０１）上に選
    択的に形成したゲート電極（１０３）と、前記ゲート電
    極（１０３）側壁の少なくとも一方側の前記半導体基板
    （１０１）表面領域に形成した前記第１導電型と逆の第
    ２導電型の低濃度不純物領域（１０５ａ）と、前記ゲー
    ト電極（１０３）の側壁上に形成した側壁絶縁膜（１０
    ８、１０８ａ）と、少なくとも前記低濃度不純物領域
    （１０５ａ）の一部上に形成したノード電極（１０９）
    と、前記ノード電極（１０９）上に形成した絶縁膜（１
    １０）と、前記絶縁膜（１１０）上に形成したプレート
    電極（１１１）と、前記ゲート電極（１０３）側壁の他
    方側の前記半導体基板（１０１）表面領域に形成した前
    記第２導電型の高濃度不純物領域（１１２）と、前記高
    濃度不純物領域（１１２）に接続したビット線とを有す
    ることを特徴とする半導体メモリ。
  2. 【請求項２】第１導電型の半導体基板（１０１）上に多
    結晶シリコン膜（１０３）を選択的に形成する工程と、
    ゲート電極となる前記多結晶シリコン膜（１０３）をマ
    スクとしてこの多結晶シリコン膜（１０３）側壁の少な
    くとも一方側の前記半導体基板（１０１）表面領域に前
    記第１導電型と逆の第２導電型の不純物を導入して第１
    の不純物領域（１０５ａ）を形成する工程と、前記多結
    晶シリコン膜（１０３）を含む前記半導体基板（１０
    １）上に絶縁膜（１０６）を形成する工程と、露出した
    前記絶縁膜（１０６）を異方性ドライエッチングにより
    エッチングして前記多結晶シリコン膜（１０３）の側壁
    上に側壁絶縁膜（１０８）を形成し、後で形成するノー
    ド電極（１０９）の前記第１の不純物領域（１０５ａ）
    とのコンタクト部を前記多結晶シリコン膜（１０３）と
    自己整合するように形成する工程と、少なくとも前記コ
    ンタクト部上に前記ノード電極（１０９）を形成する工
    程と、前記ノード電極（１０９）上に絶縁膜（１１０）
    とプレート電極（１１１）を順次形成する工程と、ビッ
    ト線を接続すべきビット線コンタクト部に前記第２導電
    型の不純物を導入して第２の不純物領域（１１２）を形
    成する工程とを含むことを特徴とする半導体メモリの製
    造方法。
  3. 【請求項３】第１導電型の半導体基板（１０１）上に多
    結晶シリコン膜（１０３）を選択的に形成する工程と、
    ゲート電極となる前記多結晶シリコン膜（１０３）をマ
    スクとしてこの多結晶シリコン膜（１０３）側壁の少な
    くとも一方側の前記半導体基板（１０１）表面領域に前
    記第１導電型と逆の第２導電型の不純物を導入して低濃
    度不純物領域（１０５ａ）を形成する工程と、前記多結
    晶シリコン膜（１０３）を含む前記半導体基板（１０
    １）上に絶縁膜（１０６）を形成する工程と、露出した
    前記絶縁膜（１０６）を異方性ドライエッチングにより
    エッチングして前記多結晶シリコン膜（１０３）の側壁
    上に側壁絶縁膜（１０８）を形成し、後で形成するノー
    ド電極（１０９）の前記第１の不純物領域（１０５ａ）
    とのコンタクト部を前記多結晶シリコン膜（１０３）と
    自己整合するように形成する工程と、少なくとも前記コ
    ンタクト部上に前記ノード電極（１０９）を形成する工
    程と、前記ノード電極（１０９）上に絶縁膜（１１０）
    とプレート電極（１１１）を順次形成する工程と、露出
    した前記絶縁膜（１０６）を異方性ドライエッチングに
    よりエッチングしてゲート電極となる前記多結晶シリコ
    ン膜（１０３）の側壁上に第２の側壁絶縁膜（１０８
    ａ）を形成する工程と、前記第２の側壁絶縁膜（１０８
    ａ）をマスクとしてビット線を接続すべきビット線コン
    タクト部に前記第２導電型の不純物を導入して高濃度不
    純物領域（１１２）を形成する工程とを含むことを特徴
    とする半導体メモリの製造方法。
JP3071638A 1990-04-04 1991-04-04 半導体メモリの製造方法 Expired - Fee Related JP2568316B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019900004662A KR930000581B1 (ko) 1990-04-04 1990-04-04 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조
KR1990-4662 1990-04-04

Publications (2)

Publication Number Publication Date
JPH06177345A true JPH06177345A (ja) 1994-06-24
JP2568316B2 JP2568316B2 (ja) 1997-01-08

Family

ID=19297706

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3071638A Expired - Fee Related JP2568316B2 (ja) 1990-04-04 1991-04-04 半導体メモリの製造方法

Country Status (5)

Country Link
US (1) US5155056A (ja)
JP (1) JP2568316B2 (ja)
KR (1) KR930000581B1 (ja)
DE (1) DE4110906C2 (ja)
GB (1) GB2242782B (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1239707B (it) * 1990-03-15 1993-11-15 St Microelectrics Srl Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain
KR930009594B1 (ko) * 1991-01-30 1993-10-07 삼성전자 주식회사 고집적 반도체 메모리장치 및 그 제조방법
TW243541B (ja) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
US5244826A (en) * 1992-04-16 1993-09-14 Micron Technology, Inc. Method of forming an array of finned memory cell capacitors on a semiconductor substrate
EP0575688B1 (en) * 1992-06-26 1998-05-27 STMicroelectronics S.r.l. Programming of LDD-ROM cells
US5374577A (en) * 1992-12-21 1994-12-20 Industrial Technology Research Institute Polysilicon undercut process for stack DRAM
US5605857A (en) * 1993-02-12 1997-02-25 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5563089A (en) * 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5395784A (en) * 1993-04-14 1995-03-07 Industrial Technology Research Institute Method of manufacturing low leakage and long retention time DRAM
US5369048A (en) * 1993-08-26 1994-11-29 United Microelectronics Corporation Stack capacitor DRAM cell with buried bit-line and method of manufacture
US5429976A (en) * 1993-12-01 1995-07-04 United Microelectronics Corporation Self-aligned method for forming polysilicon word lines on top of gate electrodes to increase capacitance of a stacked capacitor in a DRAM cell
US5501998A (en) * 1994-04-26 1996-03-26 Industrial Technology Research Institution Method for fabricating dynamic random access memory cells having vertical sidewall stacked storage capacitors
US5378654A (en) * 1994-05-24 1995-01-03 United Microelectronics Corporation Self-aligned contact process
KR100186503B1 (ko) * 1996-06-10 1999-04-15 문정환 반도체 소자의 제조 방법
US5668035A (en) * 1996-06-10 1997-09-16 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating a dual-gate dielectric module for memory with embedded logic technology
US6429473B1 (en) 1996-07-30 2002-08-06 International Business Machines Corporation DRAM cell with stacked capacitor self-aligned to bitline
US5766992A (en) * 1997-04-11 1998-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Process for integrating a MOSFET device, using silicon nitride spacers and a self-aligned contact structure, with a capacitor structure
JPH10335656A (ja) * 1997-06-03 1998-12-18 Toshiba Corp 半導体装置の製造方法
US5895264A (en) * 1997-07-30 1999-04-20 Chartered Semiconductor Manufacturing Ltd. Method for forming stacked polysilicon
US6074915A (en) * 1998-08-17 2000-06-13 Taiwan Semiconductor Manufacturing Company Method of making embedded flash memory with salicide and sac structure
JP3296324B2 (ja) 1999-04-07 2002-06-24 日本電気株式会社 半導体メモリ装置の製造方法
US20050026412A1 (en) * 2000-06-16 2005-02-03 Drynan John M. Interconnect line selectively isolated from an underlying contact plug
US6511879B1 (en) * 2000-06-16 2003-01-28 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
US6713378B2 (en) * 2000-06-16 2004-03-30 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH025469A (ja) * 1988-06-23 1990-01-10 Fujitsu Ltd 半導体記憶装置およびその製造方法
JPH0284765A (ja) * 1988-01-06 1990-03-26 Oki Electric Ind Co Ltd 半導体メモリ装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5376A (en) * 1976-06-23 1978-01-05 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
US4855801A (en) * 1986-08-22 1989-08-08 Siemens Aktiengesellschaft Transistor varactor for dynamics semiconductor storage means
JPS63190377A (ja) * 1987-02-02 1988-08-05 Matsushita Electronics Corp 半導体記憶装置
JPH01124234A (ja) * 1987-11-09 1989-05-17 Mitsubishi Electric Corp 分離酸化膜を有する半導体装置およびその製造方法
JPH0666437B2 (ja) * 1987-11-17 1994-08-24 富士通株式会社 半導体記憶装置及びその製造方法
JPH0750696B2 (ja) * 1987-12-14 1995-05-31 三菱電機株式会社 半導体装置の製造方法
KR900019227A (ko) * 1988-05-18 1990-12-24 아오이 죠이치 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법
KR910010167B1 (ko) * 1988-06-07 1991-12-17 삼성전자 주식회사 스택 캐패시터 dram셀 및 그의 제조방법
JPH026163A (ja) * 1988-06-24 1990-01-10 Canon Inc 印刷装置
JP2680376B2 (ja) * 1988-09-30 1997-11-19 株式会社東芝 半導体記憶装置およびその製造方法
KR920010204B1 (ko) * 1989-12-02 1992-11-21 삼성전자 주식회사 초고집적 디램셀 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284765A (ja) * 1988-01-06 1990-03-26 Oki Electric Ind Co Ltd 半導体メモリ装置およびその製造方法
JPH025469A (ja) * 1988-06-23 1990-01-10 Fujitsu Ltd 半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
GB2242782B (en) 1994-02-16
KR930000581B1 (ko) 1993-01-25
DE4110906C2 (de) 1998-07-02
GB2242782A (en) 1991-10-09
US5155056A (en) 1992-10-13
JP2568316B2 (ja) 1997-01-08
GB9107068D0 (en) 1991-05-22
DE4110906A1 (de) 1991-10-17
KR910019226A (ko) 1991-11-30

Similar Documents

Publication Publication Date Title
JPH06177345A (ja) 半導体メモリおよびその製造方法
JP3199717B2 (ja) 半導体装置およびその製造方法
JP3229665B2 (ja) Ｍｏｓｆｅｔの製造方法
JP2007329501A (ja) 半導体装置の自己整列コンタクト形成方法
JPH06252359A (ja) 半導体装置の製造方法
JP3424946B2 (ja) トレンチキャパシタメモリセルおよびその製造方法
JP2780162B2 (ja) 半導体デバイスの製造方法
JPH03218626A (ja) 半導体装置の配線接触構造
JP2557592B2 (ja) 半導体メモリセルの製造方法
JPS60124967A (ja) 集積回路構造体
JPH11177089A (ja) 半導体装置の製造方法
US5744835A (en) MOS semiconductor device with mask layers
JP2616706B2 (ja) 半導体装置およびその製造方法
JP3241789B2 (ja) 半導体装置および半導体装置の製造方法
JPH1197529A (ja) 半導体装置の製造方法
US5817570A (en) Semiconductor structure for an MOS transistor and method for fabricating the semiconductor structure
KR20010008839A (ko) 반도체 장치의 셀프-얼라인 콘택 형성방법
JP2891192B2 (ja) 半導体装置の製造方法
KR960000963B1 (ko) 반도체 집적회로장치의 제조방법
KR100475032B1 (ko) 반도체소자의콘택홀형성방법
JP2822795B2 (ja) 半導体装置の製造方法
JP3235091B2 (ja) Ｍｉｓ型半導体装置の製造方法
KR930008584B1 (ko) 반도체 메모리 셀 제조방법
KR950002032B1 (ko) 2단 트랜치 캐패시터 제조방법 및 그 구조
KR970000221B1 (ko) 반도체 소자의 커패시터 제조방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees