JPH05198769A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05198769A JPH05198769A JP4008720A JP872092A JPH05198769A JP H05198769 A JPH05198769 A JP H05198769A JP 4008720 A JP4008720 A JP 4008720A JP 872092 A JP872092 A JP 872092A JP H05198769 A JPH05198769 A JP H05198769A
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- insulating film
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Abstract
(57)【要約】
【目的】本発明は、キャパシタと他の領域との高低差が
大きい場合における層間絶縁膜の平坦化を行う半導体装
置の製造方法を提供することを目的とする。 【構成】シリコン基板１２上に、間にキャパシタ誘電膜
２０を挟んだ蓄積電極１８および対向電極２２からなる
スタック型キャパシタ１４を形成する。次いで、ＣＶＤ
法を用い、全面に層間絶縁膜としてのＳｉＯ2 膜２４を
堆積する。このとき、キャパシタ１４のシリコン基板１
２表面からの高さよりもＳｉＯ2 膜２４の膜厚を十分に
厚くする。次いで、ＲＩＥ法を用い、所定の位置のＳｉ
Ｏ2 膜２４を選択的にエッチングして、シリコン基板１
２表面に達するコンタクトホール２６ａ、２６ｂを開口
した後、通常の研磨法を用い、ＳｉＯ2 膜２４全面を研
磨して、ＳｉＯ2 膜２４表面を平坦化する。
大きい場合における層間絶縁膜の平坦化を行う半導体装
置の製造方法を提供することを目的とする。 【構成】シリコン基板１２上に、間にキャパシタ誘電膜
２０を挟んだ蓄積電極１８および対向電極２２からなる
スタック型キャパシタ１４を形成する。次いで、ＣＶＤ
法を用い、全面に層間絶縁膜としてのＳｉＯ2 膜２４を
堆積する。このとき、キャパシタ１４のシリコン基板１
２表面からの高さよりもＳｉＯ2 膜２４の膜厚を十分に
厚くする。次いで、ＲＩＥ法を用い、所定の位置のＳｉ
Ｏ2 膜２４を選択的にエッチングして、シリコン基板１
２表面に達するコンタクトホール２６ａ、２６ｂを開口
した後、通常の研磨法を用い、ＳｉＯ2 膜２４全面を研
磨して、ＳｉＯ2 膜２４表面を平坦化する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にスタック型キャパシタを有する半導体記憶装
置の製造工程における層間絶縁膜の平坦化方法に関す
る。ＤＲＡＭ（Dynamic Randam Access Memory）に代表
される半導体記憶装置は広く世の中に使われている。そ
して集積度の増大、処理速度の増大等、年々機能が増大
し、且つ市場も大きくなってきている。
係り、特にスタック型キャパシタを有する半導体記憶装
置の製造工程における層間絶縁膜の平坦化方法に関す
る。ＤＲＡＭ（Dynamic Randam Access Memory）に代表
される半導体記憶装置は広く世の中に使われている。そ
して集積度の増大、処理速度の増大等、年々機能が増大
し、且つ市場も大きくなってきている。
【０００２】
【従来の技術】従来の半導体記憶装置の製造工程におけ
る層間絶縁膜の平坦化方法を、図２４を用いて説明す
る。シリコン基板５２上に、例えばスタッダ型のキャパ
シタからなる凸部５４が形成されている。そしてこれら
シリコン基板５２上及び凸部５４上に、ＣＶＤ法を用い
て、８〜１２ｗｔ％のＰ（リン）を含有させたＰＳＧ
（リンガラス）５６を層間絶縁膜として形成する。この
ときのＰＳＧ５６表面の形状を、図中の破線で示す。
る層間絶縁膜の平坦化方法を、図２４を用いて説明す
る。シリコン基板５２上に、例えばスタッダ型のキャパ
シタからなる凸部５４が形成されている。そしてこれら
シリコン基板５２上及び凸部５４上に、ＣＶＤ法を用い
て、８〜１２ｗｔ％のＰ（リン）を含有させたＰＳＧ
（リンガラス）５６を層間絶縁膜として形成する。この
ときのＰＳＧ５６表面の形状を、図中の破線で示す。
【０００３】このＰＳＧ５６はガラス状態であって、軟
化点が大幅に低く、１０００℃以下の温度で流動が可能
になる。このため、ＰＳＧ５６を形成した後、所定の温
度で熱処理することにより、ＰＳＧ５６表面の形状を、
図中の破線から実線で示されるように変形して、ＰＳＧ
５６表面の平坦化を図ることができる。この方法は、凸
部５４の高さが比較的小さいときは、簡単に層間絶縁膜
の平坦化を図ることができる方法である。なお、層間絶
縁膜としては、ＰＳＧ５６の代わりに、Ｂ（硼素）を含
有させたＢＳＧ（ボロンガラス）を用いても、この方法
による平坦化を行うことができる。
化点が大幅に低く、１０００℃以下の温度で流動が可能
になる。このため、ＰＳＧ５６を形成した後、所定の温
度で熱処理することにより、ＰＳＧ５６表面の形状を、
図中の破線から実線で示されるように変形して、ＰＳＧ
５６表面の平坦化を図ることができる。この方法は、凸
部５４の高さが比較的小さいときは、簡単に層間絶縁膜
の平坦化を図ることができる方法である。なお、層間絶
縁膜としては、ＰＳＧ５６の代わりに、Ｂ（硼素）を含
有させたＢＳＧ（ボロンガラス）を用いても、この方法
による平坦化を行うことができる。
【０００４】
【発明が解決しようとする課題】今後、半導体記憶装置
の微細化が進むにつれて、キャパシタの専有面積の減少
が要求されるが、耐α線対策、多層配線に対する容量確
保等を考慮すると、キャパシタには約３０ｆＦの容量が
必要であると考えられる。こうしたキャパシタの専有面
積を小さくし、且つ所望の容量を確保せんとする要求に
応えるものとして、スタック型のフィン状キャパシタが
提案されている（江間泰示、「６４ＭＤＲＡＭプロセス
技術」月刊Semiconductor World 1991.7 p.146 参
照）。
の微細化が進むにつれて、キャパシタの専有面積の減少
が要求されるが、耐α線対策、多層配線に対する容量確
保等を考慮すると、キャパシタには約３０ｆＦの容量が
必要であると考えられる。こうしたキャパシタの専有面
積を小さくし、且つ所望の容量を確保せんとする要求に
応えるものとして、スタック型のフィン状キャパシタが
提案されている（江間泰示、「６４ＭＤＲＡＭプロセス
技術」月刊Semiconductor World 1991.7 p.146 参
照）。
【０００５】このフィン状キャパシタは、図２５に示さ
れるように、半導体基板６２上に、絶縁膜６４に開口さ
れたコンタクトホールを介して、複数の導電層がフィン
状にのびた蓄積電極６６が形成され、この蓄積電極６６
上に、キャパシタ誘電膜６８を介して、対向電極７０が
形成されている。従って、このような構造では必然的に
キャパシタの高さｈが半導体基板６２上の他の領域と比
較して高くなる。
れるように、半導体基板６２上に、絶縁膜６４に開口さ
れたコンタクトホールを介して、複数の導電層がフィン
状にのびた蓄積電極６６が形成され、この蓄積電極６６
上に、キャパシタ誘電膜６８を介して、対向電極７０が
形成されている。従って、このような構造では必然的に
キャパシタの高さｈが半導体基板６２上の他の領域と比
較して高くなる。
【０００６】そして微細化の進展に伴ってキャパシタ面
積の減少が更に要求されるする場合、フィン数を増加し
て多重化することにより大きな容量を確保することがで
きる反面、こうしたフィンの多重化は、益々キャパシタ
の高さｈを増大させることになる。このように半導体記
憶装置の微細化に伴ってキャパシタの高さｈが半導体基
板上の他の領域と比較して益々高くなると、ＰＳＧのよ
うな融点の低いガラスを層間絶縁膜として堆積した後、
熱処理によってこの層間絶縁膜表面の平坦化を図る従来
の平坦化法では、断線等を生じることなく層間絶縁膜上
に配線層を形成するに必要な平坦性を確保することが困
難になるという問題がある。
積の減少が更に要求されるする場合、フィン数を増加し
て多重化することにより大きな容量を確保することがで
きる反面、こうしたフィンの多重化は、益々キャパシタ
の高さｈを増大させることになる。このように半導体記
憶装置の微細化に伴ってキャパシタの高さｈが半導体基
板上の他の領域と比較して益々高くなると、ＰＳＧのよ
うな融点の低いガラスを層間絶縁膜として堆積した後、
熱処理によってこの層間絶縁膜表面の平坦化を図る従来
の平坦化法では、断線等を生じることなく層間絶縁膜上
に配線層を形成するに必要な平坦性を確保することが困
難になるという問題がある。
【０００７】そこで本発明は、キャパシタと他の領域と
の高低差が大きい場合における層間絶縁膜の平坦化を行
う半導体装置の製造方法を提供することを目的とする。
の高低差が大きい場合における層間絶縁膜の平坦化を行
う半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明者らは、キャパシ
タと他の領域との高低差が極めて大きくなる場合、従来
の平坦化法に代えて、層間絶縁膜を研磨によって平坦に
する方法が有効であろうと考えた。そしてこの方法の有
効性を調べるため、以下の実験をした。即ち、第１の実
験は、研磨による平坦化法における問題点を明らかにす
るためのものであり、第２の実験は、明らかになった問
題点を解決するためのものである。
タと他の領域との高低差が極めて大きくなる場合、従来
の平坦化法に代えて、層間絶縁膜を研磨によって平坦に
する方法が有効であろうと考えた。そしてこの方法の有
効性を調べるため、以下の実験をした。即ち、第１の実
験は、研磨による平坦化法における問題点を明らかにす
るためのものであり、第２の実験は、明らかになった問
題点を解決するためのものである。
【０００９】図１及び図２は第１の実験による平坦化法
を説明するための工程図及びその実験結果を示すグラ
フ、図３及び図４は第２の実験による平坦化法を説明す
るための工程図及びその実験結果を示すグラフである。
第１の実験においては、ＣＶＤ（Chemical Vapor Depos
ition ）法を用い、シリコン基板２上に膜厚１．０μｍ
のＳｉ3 Ｎ4 膜（シリコン窒化膜）を堆積した後、パタ
ーニングして高さ１．０μｍの凸形状のＳｉ3 Ｎ4 膜４
ａ、４ｂ、４ｃを形成した。続いて、ＣＶＤ法を用い、
全面に膜厚２．０μｍのＳｉＯ2 膜（シリコン酸化膜）
６を堆積した（図１（ａ）参照）。
を説明するための工程図及びその実験結果を示すグラ
フ、図３及び図４は第２の実験による平坦化法を説明す
るための工程図及びその実験結果を示すグラフである。
第１の実験においては、ＣＶＤ（Chemical Vapor Depos
ition ）法を用い、シリコン基板２上に膜厚１．０μｍ
のＳｉ3 Ｎ4 膜（シリコン窒化膜）を堆積した後、パタ
ーニングして高さ１．０μｍの凸形状のＳｉ3 Ｎ4 膜４
ａ、４ｂ、４ｃを形成した。続いて、ＣＶＤ法を用い、
全面に膜厚２．０μｍのＳｉＯ2 膜（シリコン酸化膜）
６を堆積した（図１（ａ）参照）。
【００１０】次いで、最終の膜厚が１μｍ程度になるこ
とを狙ってＳｉＯ2 膜６を研磨し、膜表面を平坦にした
（図１（ｂ）参照）。次いで、ＳｉＯ2 膜６のみが存在
する領域において、ＲＩＥ（Reactive Ion Etching）法
を用い、１．１μｍ狙いでＳｉＯ2 膜６を選択的にエッ
チングし、ホール８ａ、８ｂを形成した（図１（ｃ）参
照）。これは、デバイス作製におけるコンタクトホール
の形成を想定したものである。
とを狙ってＳｉＯ2 膜６を研磨し、膜表面を平坦にした
（図１（ｂ）参照）。次いで、ＳｉＯ2 膜６のみが存在
する領域において、ＲＩＥ（Reactive Ion Etching）法
を用い、１．１μｍ狙いでＳｉＯ2 膜６を選択的にエッ
チングし、ホール８ａ、８ｂを形成した（図１（ｃ）参
照）。これは、デバイス作製におけるコンタクトホール
の形成を想定したものである。
【００１１】以上の第１の実験による工程おいて、図１
（ａ）、（ｂ）に示される研磨の前後について、Ｓｉ3
Ｎ4 膜４ａ、４ｂ、４ｃが存在する領域と、Ｓｉ3 Ｎ4
膜４ａ、４ｂ、４ｃが存在せずＳｉＯ2 膜６のみが存在
する領域とにおける各々の膜表面のシリコン基板表面か
らの距離を測定した。その結果を図２（ａ）のグラフに
示す。
（ａ）、（ｂ）に示される研磨の前後について、Ｓｉ3
Ｎ4 膜４ａ、４ｂ、４ｃが存在する領域と、Ｓｉ3 Ｎ4
膜４ａ、４ｂ、４ｃが存在せずＳｉＯ2 膜６のみが存在
する領域とにおける各々の膜表面のシリコン基板表面か
らの距離を測定した。その結果を図２（ａ）のグラフに
示す。
【００１２】Ｓｉ3 Ｎ4 膜４ａ、４ｂ、４ｃが存在する
領域においては、研磨前のシリコン基板２表面から膜表
面までの距離が２．９５〜３．０５μｍであったのに対
し、研磨後は、０．８５〜１．０５μｍの範囲に分布し
ている。ここで、１．０μｍより小さい値があるのは、
Ｓｉ3 Ｎ4 膜４ａ、４ｂ、４ｃも研磨されていることを
示している。これは、Ｓｉ3 Ｎ4 膜４ａ、４ｂ、４ｃと
ＳｉＯ2 膜６との研磨速度の比を大きくとることができ
ないため、Ｓｉ3 Ｎ4 膜４ａ、４ｂ、４ｃも少し削られ
てしまっているからである。
領域においては、研磨前のシリコン基板２表面から膜表
面までの距離が２．９５〜３．０５μｍであったのに対
し、研磨後は、０．８５〜１．０５μｍの範囲に分布し
ている。ここで、１．０μｍより小さい値があるのは、
Ｓｉ3 Ｎ4 膜４ａ、４ｂ、４ｃも研磨されていることを
示している。これは、Ｓｉ3 Ｎ4 膜４ａ、４ｂ、４ｃと
ＳｉＯ2 膜６との研磨速度の比を大きくとることができ
ないため、Ｓｉ3 Ｎ4 膜４ａ、４ｂ、４ｃも少し削られ
てしまっているからである。
【００１３】他方、ＳｉＯ2 膜６のみが存在する領域に
おいては、研磨前のシリコン基板２表面から膜表面まで
の距離が１．９５〜２．０５μｍであったのに対し、研
磨後は、０．５５〜１．０５μｍとばらついてしまっ
た。これは、この研磨による平坦化法を実際のデバイス
作製に用いる場合に、ＳｉＯ2 膜のみが存在する領域に
おける研磨後のＳｉＯ2 膜の高さが半導体基板面内でば
らついてしまうことを示している。但し、ＳｉＯ2 膜の
高さがばらついていても、近接する地点での高低差は小
さく、急峻な凹凸が生じるわけではないため、研磨後の
ＳｉＯ2 膜上への配線層の形成は比較的容易にできる。
おいては、研磨前のシリコン基板２表面から膜表面まで
の距離が１．９５〜２．０５μｍであったのに対し、研
磨後は、０．５５〜１．０５μｍとばらついてしまっ
た。これは、この研磨による平坦化法を実際のデバイス
作製に用いる場合に、ＳｉＯ2 膜のみが存在する領域に
おける研磨後のＳｉＯ2 膜の高さが半導体基板面内でば
らついてしまうことを示している。但し、ＳｉＯ2 膜の
高さがばらついていても、近接する地点での高低差は小
さく、急峻な凹凸が生じるわけではないため、研磨後の
ＳｉＯ2 膜上への配線層の形成は比較的容易にできる。
【００１４】また、図１（ｃ）に示されるホール８ａ、
８ｂについて調べた。ホール８ａ、８ｂ内に残存するＳ
ｉＯ2 膜６の膜厚を正の値にとり、シリコン基板２がエ
ッチングされた深さを負の値にとると、図２（ｂ）に示
すグラフになる。この図２（ｂ）のグラフから、ＳｉＯ
2 膜６が残存している領域はないが、シリコン基板２が
０〜０．２５μｍの深さまでエッチングされている領域
があることが分かる。このことは、研磨によって膜厚が
ばらついているＳｉＯ2 膜にコンタクトホールを開口す
る場合、そのコンタクトホールを制御性よく形成するこ
とが困難であることを示している。
８ｂについて調べた。ホール８ａ、８ｂ内に残存するＳ
ｉＯ2 膜６の膜厚を正の値にとり、シリコン基板２がエ
ッチングされた深さを負の値にとると、図２（ｂ）に示
すグラフになる。この図２（ｂ）のグラフから、ＳｉＯ
2 膜６が残存している領域はないが、シリコン基板２が
０〜０．２５μｍの深さまでエッチングされている領域
があることが分かる。このことは、研磨によって膜厚が
ばらついているＳｉＯ2 膜にコンタクトホールを開口す
る場合、そのコンタクトホールを制御性よく形成するこ
とが困難であることを示している。
【００１５】従って、キャパシタの高さが高くなるよう
な構造をもつ半導体装置の製造工程において、単に研磨
によって層間絶縁膜を平坦化したのでは、平坦化した層
間絶縁膜にコンタクトホールを開口する際に、制御性よ
くコンタクトホールを形成することができないという問
題が生じる。次に、第２の実験においては、ＣＶＤ法を
用い、シリコン基板２上に、膜厚１．２μｍと膜厚０．
２μｍを有する凹凸形状のＳｉ3 Ｎ4 膜４を形成した。
続いて、ＣＶＤ法を用い、全面に膜厚２．０μｍのＳｉ
Ｏ2 膜６を堆積した（図３（ａ）参照）。
な構造をもつ半導体装置の製造工程において、単に研磨
によって層間絶縁膜を平坦化したのでは、平坦化した層
間絶縁膜にコンタクトホールを開口する際に、制御性よ
くコンタクトホールを形成することができないという問
題が生じる。次に、第２の実験においては、ＣＶＤ法を
用い、シリコン基板２上に、膜厚１．２μｍと膜厚０．
２μｍを有する凹凸形状のＳｉ3 Ｎ4 膜４を形成した。
続いて、ＣＶＤ法を用い、全面に膜厚２．０μｍのＳｉ
Ｏ2 膜６を堆積した（図３（ａ）参照）。
【００１６】次いで、膜厚０．２μｍのＳｉ3 Ｎ4 膜４
が存在する領域において、ＲＩＥ法を用い、２．１μｍ
狙いでＳｉＯ2 膜６及びＳｉ3 Ｎ4 膜４を選択的にエッ
チングし、ホール１０ａ、１０ｂを形成した（図３
（ｂ）参照）。これは、デバイス作製におけるコンタク
トホールの形成を想定したものである。次いで、最終の
膜厚が１μｍ程度になることを狙ってＳｉＯ2 膜６を研
磨し、膜表面を平坦にした（図３（ｃ）参照）。
が存在する領域において、ＲＩＥ法を用い、２．１μｍ
狙いでＳｉＯ2 膜６及びＳｉ3 Ｎ4 膜４を選択的にエッ
チングし、ホール１０ａ、１０ｂを形成した（図３
（ｂ）参照）。これは、デバイス作製におけるコンタク
トホールの形成を想定したものである。次いで、最終の
膜厚が１μｍ程度になることを狙ってＳｉＯ2 膜６を研
磨し、膜表面を平坦にした（図３（ｃ）参照）。
【００１７】次いで、ホール１０ａ、１０ｂ内に残存す
るＳｉ3 Ｎ4 膜４を熱リン酸によって除去した（図３
（ｄ）参照）。このとき、熱リン酸は殆どＳｉをエッチ
ングしないため、シリコン基板２表面は殆どエッチング
されない。以上の第２の実験において、図３（ｂ）に示
されるホール１０ａ、１０ｂについて調べた。ホール１
０ａ、１０ｂ内に残存するＳｉ3 Ｎ4 膜４及びＳｉＯ2
膜６の膜厚を正の値にとり、シリコン基板２がエッチン
グされた深さを負の値にとると、図４（ａ）に示すグラ
フになる。
るＳｉ3 Ｎ4 膜４を熱リン酸によって除去した（図３
（ｄ）参照）。このとき、熱リン酸は殆どＳｉをエッチ
ングしないため、シリコン基板２表面は殆どエッチング
されない。以上の第２の実験において、図３（ｂ）に示
されるホール１０ａ、１０ｂについて調べた。ホール１
０ａ、１０ｂ内に残存するＳｉ3 Ｎ4 膜４及びＳｉＯ2
膜６の膜厚を正の値にとり、シリコン基板２がエッチン
グされた深さを負の値にとると、図４（ａ）に示すグラ
フになる。
【００１８】この図４（ａ）のグラフから、Ｓｉ3 Ｎ4
膜４が０．０〜０．１μｍ残存していること、そしてシ
リコン基板２はエッチングされていないことが確認され
た。これは、制御性よくコンタクトホールを形成できる
ことを意味する。このように、Ｓｉ3 Ｎ4 膜４が残存す
るのは、Ｓｉ3 Ｎ4 膜４の方がＳｉＯ2 膜６よりエッチ
ング速度が遅いためであり、また残存しているＳｉ3 Ｎ
4 膜４の厚さがシリコン基板全面に渡ってほぼ均一であ
るのは、ＣＶＤ法によって堆積されたＳｉＯ2 膜６の膜
厚がシリコン基板２全面で均一であるためと考えられ
る。
膜４が０．０〜０．１μｍ残存していること、そしてシ
リコン基板２はエッチングされていないことが確認され
た。これは、制御性よくコンタクトホールを形成できる
ことを意味する。このように、Ｓｉ3 Ｎ4 膜４が残存す
るのは、Ｓｉ3 Ｎ4 膜４の方がＳｉＯ2 膜６よりエッチ
ング速度が遅いためであり、また残存しているＳｉ3 Ｎ
4 膜４の厚さがシリコン基板全面に渡ってほぼ均一であ
るのは、ＣＶＤ法によって堆積されたＳｉＯ2 膜６の膜
厚がシリコン基板２全面で均一であるためと考えられ
る。
【００１９】また、図３（ｂ）、（ｃ）に示される研磨
の前後について、膜厚０．２μｍのＳｉ3 Ｎ4 膜４が存
在する領域と、膜厚１．２μｍのＳｉ3 Ｎ4 膜４が存在
する領域とにおける各々の膜表面とシリコン基板表面と
の距離を測定した。その結果を図４（ｂ）のグラフに示
す。膜厚１．２μｍのＳｉ3 Ｎ4 膜４が存在する領域に
おいては、研磨前のシリコン基板２表面から膜表面まで
の距離が３．１５〜３．２５μｍであったのに対し、研
磨後は、１．０〜１．２μｍの範囲に分布している。こ
こで、１．２μｍより小さくなっているのは、ＳｉＯ2
膜６との研磨速度の比を大きくとることができないた
め、Ｓｉ3 Ｎ4 膜４も少し削られていることを示してい
る。
の前後について、膜厚０．２μｍのＳｉ3 Ｎ4 膜４が存
在する領域と、膜厚１．２μｍのＳｉ3 Ｎ4 膜４が存在
する領域とにおける各々の膜表面とシリコン基板表面と
の距離を測定した。その結果を図４（ｂ）のグラフに示
す。膜厚１．２μｍのＳｉ3 Ｎ4 膜４が存在する領域に
おいては、研磨前のシリコン基板２表面から膜表面まで
の距離が３．１５〜３．２５μｍであったのに対し、研
磨後は、１．０〜１．２μｍの範囲に分布している。こ
こで、１．２μｍより小さくなっているのは、ＳｉＯ2
膜６との研磨速度の比を大きくとることができないた
め、Ｓｉ3 Ｎ4 膜４も少し削られていることを示してい
る。
【００２０】他方、膜厚０．２μｍのＳｉ3 Ｎ4 膜４が
存在する領域においては、研磨前のシリコン基板２表面
から膜表面までの距離が２．１５〜２．２５μｍであっ
たのに対し、研磨後は、０．７０〜１．２μｍとばらつ
いた。このばらつきは、図２（ａ）のＳｉＯ2 膜６のみ
が存在する領域における場合とほぼ同じばらつきであ
る。即ち、ＳｉＯ2 膜が大部分を占める領域において
は、研磨によってＳｉＯ2 膜の高さにばらつきが生じる
ことを示している。但し、この場合も、近接する地点で
の高低差は小さく、急峻な凹凸が生じるわけではないた
め、研磨後のＳｉＯ 2 膜上への配線層の形成は比較的容
易にできる。
存在する領域においては、研磨前のシリコン基板２表面
から膜表面までの距離が２．１５〜２．２５μｍであっ
たのに対し、研磨後は、０．７０〜１．２μｍとばらつ
いた。このばらつきは、図２（ａ）のＳｉＯ2 膜６のみ
が存在する領域における場合とほぼ同じばらつきであ
る。即ち、ＳｉＯ2 膜が大部分を占める領域において
は、研磨によってＳｉＯ2 膜の高さにばらつきが生じる
ことを示している。但し、この場合も、近接する地点で
の高低差は小さく、急峻な凹凸が生じるわけではないた
め、研磨後のＳｉＯ 2 膜上への配線層の形成は比較的容
易にできる。
【００２１】また、図３（ｄ）に示されるように、Ｓｉ
Ｏ2 膜６の研磨の後、ホール１０ａ、１０ｂ内に残存す
るＳｉ3 Ｎ4 膜４を熱リン酸によって除去したが、この
とき、熱リン酸によってはシリコン基板２表面は殆どエ
ッチングされない。これは、制御性よくコンタクトホー
ルを形成できることを意味する。従って、以上の第１及
び第２の実験から、次のことが明らかになった。
Ｏ2 膜６の研磨の後、ホール１０ａ、１０ｂ内に残存す
るＳｉ3 Ｎ4 膜４を熱リン酸によって除去したが、この
とき、熱リン酸によってはシリコン基板２表面は殆どエ
ッチングされない。これは、制御性よくコンタクトホー
ルを形成できることを意味する。従って、以上の第１及
び第２の実験から、次のことが明らかになった。
【００２２】即ち、キャパシタの高さが高くなるような
構造をもつデバイス作製における層間絶縁膜の平坦化法
として、研磨による平坦化法を採用するためには、コン
タクトホールを制御性よく形成する技術の開発が不可欠
となる。そしてこの課題は、半導体基板上に他の領域よ
り高いスタック型のキャパシタを有する場合、半導体基
板上及びキャパシタ上に、キャパシタの高さより厚い膜
厚の層間絶縁膜を形成し、この層間絶縁膜を選択的にエ
ッチングしてコンタクトホールを形成した後、層間絶縁
膜を研磨してその表面を平坦化することによって達成さ
れ、研磨レベルの平坦性を得ることができると共に、制
御性よくコンタクトホールを形成できる。
構造をもつデバイス作製における層間絶縁膜の平坦化法
として、研磨による平坦化法を採用するためには、コン
タクトホールを制御性よく形成する技術の開発が不可欠
となる。そしてこの課題は、半導体基板上に他の領域よ
り高いスタック型のキャパシタを有する場合、半導体基
板上及びキャパシタ上に、キャパシタの高さより厚い膜
厚の層間絶縁膜を形成し、この層間絶縁膜を選択的にエ
ッチングしてコンタクトホールを形成した後、層間絶縁
膜を研磨してその表面を平坦化することによって達成さ
れ、研磨レベルの平坦性を得ることができると共に、制
御性よくコンタクトホールを形成できる。
【００２３】また、半導体基板と層間絶縁膜との間に保
護膜を形成することが望ましく、この保護膜によって、
更に制御性よくコンタクトホールを形成でき、また研磨
の際の半導体基板表面への汚染を防止することができ
る。
護膜を形成することが望ましく、この保護膜によって、
更に制御性よくコンタクトホールを形成でき、また研磨
の際の半導体基板表面への汚染を防止することができ
る。
【００２４】
【作用】本発明は、半導体基板上にスタック型のキャパ
シタを有する半導体装置の製造方法において、半導体基
板上及びキャパシタ上に層間絶縁膜を形成した後、この
層間絶縁膜を研磨してその表面を平坦化する前に、膜厚
の均一な層間絶縁膜を選択的にエッチングしてコンタク
トホールを形成することにより、研磨によって膜厚がば
らつく前の均一な層間絶縁膜にコンタクトホールを形成
することができるため、研磨レベルの平坦性を得ること
ができると共に、制御性よくコンタクトホールを形成で
きる。
シタを有する半導体装置の製造方法において、半導体基
板上及びキャパシタ上に層間絶縁膜を形成した後、この
層間絶縁膜を研磨してその表面を平坦化する前に、膜厚
の均一な層間絶縁膜を選択的にエッチングしてコンタク
トホールを形成することにより、研磨によって膜厚がば
らつく前の均一な層間絶縁膜にコンタクトホールを形成
することができるため、研磨レベルの平坦性を得ること
ができると共に、制御性よくコンタクトホールを形成で
きる。
【００２５】また、半導体基板と層間絶縁膜との間に保
護膜を形成することにより、層間絶縁膜のエッチングの
際のスットパとなって更に制御性よくコンタクトホール
を形成できたり、研磨の際の半導体基板表面の保護膜と
なって汚染を防止したりすることができる。
護膜を形成することにより、層間絶縁膜のエッチングの
際のスットパとなって更に制御性よくコンタクトホール
を形成できたり、研磨の際の半導体基板表面の保護膜と
なって汚染を防止したりすることができる。
【００２６】
【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図５及び図６は、本発明の第１の実施
例による半導体装置の製造方法を説明するための工程図
である。シリコン基板１２上に、スタック型のフィン状
キャパシタ１４を形成する。即ち、絶縁膜１６に開口さ
れたコンタクトホール内のシリコン基板１２上に、複数
の導電層がフィン状にのびた蓄積電極１８を形成し、こ
の蓄積電極１８上に、Ｓｉ3 Ｎ4 膜とＳｉＯ2 膜とから
なるキャパシタ誘電膜２０を介して、対向電極２２を形
成する（図５（ａ）参照）。
体的に説明する。図５及び図６は、本発明の第１の実施
例による半導体装置の製造方法を説明するための工程図
である。シリコン基板１２上に、スタック型のフィン状
キャパシタ１４を形成する。即ち、絶縁膜１６に開口さ
れたコンタクトホール内のシリコン基板１２上に、複数
の導電層がフィン状にのびた蓄積電極１８を形成し、こ
の蓄積電極１８上に、Ｓｉ3 Ｎ4 膜とＳｉＯ2 膜とから
なるキャパシタ誘電膜２０を介して、対向電極２２を形
成する（図５（ａ）参照）。
【００２７】次いで、ＣＶＤ法を用い、全面に、層間絶
縁膜としてのＳｉＯ2 膜２４を堆積する。なお、このと
き、ＳｉＯ2 膜２４の膜厚を２μｍとし、間にキャパシ
タ誘電膜２０を挟んだ蓄積電極１８および対向電極２２
からなるキャパシタ１４のシリコン基板１２表面からの
高さよりも十分に厚くする（図５（ｂ）参照）。次い
で、ＲＩＥ法を用い、所定の位置のＳｉＯ2 膜２４を選
択的にエッチングして、シリコン基板１２表面に達する
コンタクトホール２６ａ、２６ｂを開口する（図６
（ａ）参照）。
縁膜としてのＳｉＯ2 膜２４を堆積する。なお、このと
き、ＳｉＯ2 膜２４の膜厚を２μｍとし、間にキャパシ
タ誘電膜２０を挟んだ蓄積電極１８および対向電極２２
からなるキャパシタ１４のシリコン基板１２表面からの
高さよりも十分に厚くする（図５（ｂ）参照）。次い
で、ＲＩＥ法を用い、所定の位置のＳｉＯ2 膜２４を選
択的にエッチングして、シリコン基板１２表面に達する
コンタクトホール２６ａ、２６ｂを開口する（図６
（ａ）参照）。
【００２８】次いで、通常の研磨法を用い、ＳｉＯ2 膜
２４全面を研磨して、ＳｉＯ2 膜２４表面を平坦化する
（図６（ｂ）参照）。このように本実施例によれば、Ｓ
ｉＯ2 膜２４を研磨によって平坦化するため、ＳｉＯ2
膜２４上への配線を容易にする平坦性を実現することが
できる。また、ＳｉＯ2 膜２４を研磨する前に、ＳｉＯ
2 膜２４にコンタクトホール２６ａ、２６ｂを開口して
いるため、研磨によってコンタクトホール２６ａ、２６
ｂ近傍のＳｉＯ2 膜２４の膜厚に多少のばらつきが生じ
ても、コンタクトホール２６ａ、２６ｂの形成に悪影響
を及ぼすことがない。従って、層間絶縁膜としてのＳｉ
Ｏ2 膜２４の研磨レベルの平坦性を実現することができ
ると共に、コンタクトホール２６ａ、２６ｂを制御性よ
く形成することができる。
２４全面を研磨して、ＳｉＯ2 膜２４表面を平坦化する
（図６（ｂ）参照）。このように本実施例によれば、Ｓ
ｉＯ2 膜２４を研磨によって平坦化するため、ＳｉＯ2
膜２４上への配線を容易にする平坦性を実現することが
できる。また、ＳｉＯ2 膜２４を研磨する前に、ＳｉＯ
2 膜２４にコンタクトホール２６ａ、２６ｂを開口して
いるため、研磨によってコンタクトホール２６ａ、２６
ｂ近傍のＳｉＯ2 膜２４の膜厚に多少のばらつきが生じ
ても、コンタクトホール２６ａ、２６ｂの形成に悪影響
を及ぼすことがない。従って、層間絶縁膜としてのＳｉ
Ｏ2 膜２４の研磨レベルの平坦性を実現することができ
ると共に、コンタクトホール２６ａ、２６ｂを制御性よ
く形成することができる。
【００２９】次に、本発明の第２の実施例による半導体
装置の製造方法を、図７及び図８に示す工程図を用いて
説明する。なお、上記図５及び図６に示すものと同一構
成要素には同一の符号を付して説明を省略する。図５
（ａ）と同様にして、シリコン基板１２上に、スタック
型のフィン状キャパシタ１４を形成する（図７（ａ）参
照）。
装置の製造方法を、図７及び図８に示す工程図を用いて
説明する。なお、上記図５及び図６に示すものと同一構
成要素には同一の符号を付して説明を省略する。図５
（ａ）と同様にして、シリコン基板１２上に、スタック
型のフィン状キャパシタ１４を形成する（図７（ａ）参
照）。
【００３０】次いで、ＣＶＤ法を用い、全面に、膜厚
０．２０μｍの保護膜としてのＳｉ3 Ｎ4 膜２８を堆積
する（図７（ｂ）参照）。次いで、ＣＶＤ法を用い、Ｓ
ｉ3 Ｎ4 膜２８上に、膜厚１．５μｍの層間絶縁膜とし
てのＳｉＯ2 膜２５を、キャパシタ１４のシリコン基板
１２表面からの高さよりも十分に厚く堆積する。但し、
後の工程でこのＳｉＯ2 膜２５を研磨して表面を平坦化
する際、この研磨がキャパシタ１４上のＳｉ3 Ｎ4 膜２
８で止まるため、ＳｉＯ2 膜２５の膜厚は上記第１の実
施例の場合のＳｉＯ2 膜２４の膜厚より薄くてよい（図
７（ｃ）参照）。
０．２０μｍの保護膜としてのＳｉ3 Ｎ4 膜２８を堆積
する（図７（ｂ）参照）。次いで、ＣＶＤ法を用い、Ｓ
ｉ3 Ｎ4 膜２８上に、膜厚１．５μｍの層間絶縁膜とし
てのＳｉＯ2 膜２５を、キャパシタ１４のシリコン基板
１２表面からの高さよりも十分に厚く堆積する。但し、
後の工程でこのＳｉＯ2 膜２５を研磨して表面を平坦化
する際、この研磨がキャパシタ１４上のＳｉ3 Ｎ4 膜２
８で止まるため、ＳｉＯ2 膜２５の膜厚は上記第１の実
施例の場合のＳｉＯ2 膜２４の膜厚より薄くてよい（図
７（ｃ）参照）。
【００３１】次いで、ＲＩＥ法を用い、所定の位置のＳ
ｉＯ2 膜２５を選択的にエッチングして、コンタクトホ
ール２６ａ、２６ｂを開口する。このとき、Ｓｉ3 Ｎ4
膜２８をエッチングストッパとして用いることにより、
このＳｉＯ2 膜２５の選択的エッチングを制御性よく行
うことができる。続いて、ＲＩＥ法又は熱リン酸法を用
い、コンタクトホール２６ａ、２６ｂ内に露出したＳｉ
3 Ｎ4 膜２８をエッチング除去して、コンタクトホール
２６ａ、２６ｂがシリコン基板１２表面に達するように
する（図８（ａ）参照）。
ｉＯ2 膜２５を選択的にエッチングして、コンタクトホ
ール２６ａ、２６ｂを開口する。このとき、Ｓｉ3 Ｎ4
膜２８をエッチングストッパとして用いることにより、
このＳｉＯ2 膜２５の選択的エッチングを制御性よく行
うことができる。続いて、ＲＩＥ法又は熱リン酸法を用
い、コンタクトホール２６ａ、２６ｂ内に露出したＳｉ
3 Ｎ4 膜２８をエッチング除去して、コンタクトホール
２６ａ、２６ｂがシリコン基板１２表面に達するように
する（図８（ａ）参照）。
【００３２】次いで、通常の研磨法を用い、ＳｉＯ2 膜
２５全面を研磨して、ＳｉＯ2 膜２５表面を平坦化す
る。このとき、ＳｉＯ2 膜２５の研磨は、キャパシタ１
４上のＳｉ3 Ｎ4 膜２８で止まる（図８（ｂ）参照）。
このように本実施例によれば、ＳｉＯ2 膜２５の研磨が
キャパシタ１４上のＳｉ3 Ｎ4 膜２８で止まるため、層
間絶縁膜であるＳｉＯ2 膜２５の膜厚分布は上記第１の
実施例の場合よりもよくなる。また、層間絶縁膜として
のＳｉＯ2 膜２５下にＳｉ3 Ｎ4 膜２８を形成し、コン
タクトホール２６ａ、２６ｂを開口するためのＳｉＯ2
膜２５の選択的エッチングの際にエッチングストッパと
して用いることにより、ＳｉＯ2 膜２５のエッチングの
制御性をよくするため、上記第１の実施例よりも更にコ
ンタクトホール２６ａ、２６ｂを制御性よく形成するこ
とができる。
２５全面を研磨して、ＳｉＯ2 膜２５表面を平坦化す
る。このとき、ＳｉＯ2 膜２５の研磨は、キャパシタ１
４上のＳｉ3 Ｎ4 膜２８で止まる（図８（ｂ）参照）。
このように本実施例によれば、ＳｉＯ2 膜２５の研磨が
キャパシタ１４上のＳｉ3 Ｎ4 膜２８で止まるため、層
間絶縁膜であるＳｉＯ2 膜２５の膜厚分布は上記第１の
実施例の場合よりもよくなる。また、層間絶縁膜として
のＳｉＯ2 膜２５下にＳｉ3 Ｎ4 膜２８を形成し、コン
タクトホール２６ａ、２６ｂを開口するためのＳｉＯ2
膜２５の選択的エッチングの際にエッチングストッパと
して用いることにより、ＳｉＯ2 膜２５のエッチングの
制御性をよくするため、上記第１の実施例よりも更にコ
ンタクトホール２６ａ、２６ｂを制御性よく形成するこ
とができる。
【００３３】次に、本発明の第３の実施例による半導体
装置の製造方法を、図９及び図１０に示す工程図を用い
て説明する。なお、上記図７及び図８に示すものと同一
構成要素には同一の符号を付して説明を省略する。図７
（ａ）〜（ｃ）と同様にして、シリコン基板１２上にス
タック型のフィン状キャパシタ１４を形成した後、ＣＶ
Ｄ法により、全面に保護膜としてのＳｉ3 Ｎ4 膜２８及
び層間絶縁膜としてのＳｉＯ2 膜２５を、キャパシタ１
４のシリコン基板１２表面からの高さよりも十分に厚く
堆積する（図９（ａ）参照）。
装置の製造方法を、図９及び図１０に示す工程図を用い
て説明する。なお、上記図７及び図８に示すものと同一
構成要素には同一の符号を付して説明を省略する。図７
（ａ）〜（ｃ）と同様にして、シリコン基板１２上にス
タック型のフィン状キャパシタ１４を形成した後、ＣＶ
Ｄ法により、全面に保護膜としてのＳｉ3 Ｎ4 膜２８及
び層間絶縁膜としてのＳｉＯ2 膜２５を、キャパシタ１
４のシリコン基板１２表面からの高さよりも十分に厚く
堆積する（図９（ａ）参照）。
【００３４】次いで、ＲＩＥ法により、Ｓｉ3 Ｎ4 膜２
８をエッチングストッパとして用いて、所定の位置のＳ
ｉＯ2 膜２５を選択的にエッチングし、コンタクトホー
ル２６ａ、２６ｂを開口する（図９（ｂ）参照）。次い
で、コンタクトホール２６ａ、２６ｂ内にＳｉ3 Ｎ4 膜
２８を残存させたまま、通常の研磨法を用いてＳｉＯ2
膜２５全面を研磨して、ＳｉＯ2 膜２５表面を平坦化す
る（図１０（ａ）参照）。
８をエッチングストッパとして用いて、所定の位置のＳ
ｉＯ2 膜２５を選択的にエッチングし、コンタクトホー
ル２６ａ、２６ｂを開口する（図９（ｂ）参照）。次い
で、コンタクトホール２６ａ、２６ｂ内にＳｉ3 Ｎ4 膜
２８を残存させたまま、通常の研磨法を用いてＳｉＯ2
膜２５全面を研磨して、ＳｉＯ2 膜２５表面を平坦化す
る（図１０（ａ）参照）。
【００３５】次いで、熱リン酸法を用い、コンタクトホ
ール２６ａ、２６ｂ内に残存するＳｉ3 Ｎ4 膜２８をエ
ッチング除去して、コンタクトホール２６ａ、２６ｂが
シリコン基板１２表面に達するようにする（図１０
（ｂ）参照）。このように本実施例によれば、上記第２
の実施例と同様の効果を奏することができると共に、コ
ンタクトホール２６ａ、２６ｂ内にＳｉ3 Ｎ4 膜２８を
残存させたままＳｉＯ2 膜２５を研磨するため、Ｓｉ3
Ｎ4 膜２８がシリコン基板１２表面の保護膜となって、
研磨の際のシリコン基板１２表面への汚染を防止するこ
とができる。
ール２６ａ、２６ｂ内に残存するＳｉ3 Ｎ4 膜２８をエ
ッチング除去して、コンタクトホール２６ａ、２６ｂが
シリコン基板１２表面に達するようにする（図１０
（ｂ）参照）。このように本実施例によれば、上記第２
の実施例と同様の効果を奏することができると共に、コ
ンタクトホール２６ａ、２６ｂ内にＳｉ3 Ｎ4 膜２８を
残存させたままＳｉＯ2 膜２５を研磨するため、Ｓｉ3
Ｎ4 膜２８がシリコン基板１２表面の保護膜となって、
研磨の際のシリコン基板１２表面への汚染を防止するこ
とができる。
【００３６】次に、本発明の第４の実施例による半導体
装置の製造方法を、図１１及び図１２に示す工程図を用
いて説明する。なお、上記図５及び図６に示すものと同
一構成要素には同一の符号を付して説明を省略する。図
５（ａ）〜図６（ａ）と同様にして、シリコン基板１２
上にスタック型のフィン状キャパシタ１４を形成した
後、ＣＶＤ法により、層間絶縁膜としてのＳｉＯ2 膜２
４をキャパシタ１４の高さよりも十分に厚く堆積し、更
にＲＩＥ法により、このＳｉＯ2 膜２４を選択的にエッ
チングしてコンタクトホール２６ａ、２６ｂを開口する
（図１１（ａ）参照）。
装置の製造方法を、図１１及び図１２に示す工程図を用
いて説明する。なお、上記図５及び図６に示すものと同
一構成要素には同一の符号を付して説明を省略する。図
５（ａ）〜図６（ａ）と同様にして、シリコン基板１２
上にスタック型のフィン状キャパシタ１４を形成した
後、ＣＶＤ法により、層間絶縁膜としてのＳｉＯ2 膜２
４をキャパシタ１４の高さよりも十分に厚く堆積し、更
にＲＩＥ法により、このＳｉＯ2 膜２４を選択的にエッ
チングしてコンタクトホール２６ａ、２６ｂを開口する
（図１１（ａ）参照）。
【００３７】次いで、ＣＶＤ法を用い、全面に、膜厚
０．０１μｍの保護膜としてのＳｉ3 Ｎ4 膜３０を堆積
する（図１１（ｂ）参照）。次いで、通常の研磨法を用
いてＳｉＯ2 膜２４全面を研磨してＳｉＯ2 膜２４表面
を平坦化する。なお、このとき、コンタクトホール２６
ａ、２６ｂ内のシリコン基板１２表面は、Ｓｉ3 Ｎ4 膜
３０によって覆われている（図１２（ａ）参照）。
０．０１μｍの保護膜としてのＳｉ3 Ｎ4 膜３０を堆積
する（図１１（ｂ）参照）。次いで、通常の研磨法を用
いてＳｉＯ2 膜２４全面を研磨してＳｉＯ2 膜２４表面
を平坦化する。なお、このとき、コンタクトホール２６
ａ、２６ｂ内のシリコン基板１２表面は、Ｓｉ3 Ｎ4 膜
３０によって覆われている（図１２（ａ）参照）。
【００３８】次いで、熱リン酸法を用い、コンタクトホ
ール２６ａ、２６ｂ内のＳｉ3 Ｎ4 膜３０をエッチング
して、コンタクトホール２６ａ、２６ｂがシリコン基板
１２表面に達するようにする（図１２（ｂ）参照）。こ
のように本実施例によれば、上記第１の実施例と同様の
効果を奏することができると共に、コンタクトホール２
６ａ、２６ｂ内のシリコン基板１２表面がＳｉ3 Ｎ4 膜
３０によって覆われた状態でＳｉＯ2 膜２４を研磨する
ため、Ｓｉ3 Ｎ4 膜３０がシリコン基板１２表面の保護
膜となって、研磨の際のシリコン基板１２表面への汚染
を防止することができる。
ール２６ａ、２６ｂ内のＳｉ3 Ｎ4 膜３０をエッチング
して、コンタクトホール２６ａ、２６ｂがシリコン基板
１２表面に達するようにする（図１２（ｂ）参照）。こ
のように本実施例によれば、上記第１の実施例と同様の
効果を奏することができると共に、コンタクトホール２
６ａ、２６ｂ内のシリコン基板１２表面がＳｉ3 Ｎ4 膜
３０によって覆われた状態でＳｉＯ2 膜２４を研磨する
ため、Ｓｉ3 Ｎ4 膜３０がシリコン基板１２表面の保護
膜となって、研磨の際のシリコン基板１２表面への汚染
を防止することができる。
【００３９】次に、本発明の第５の実施例による半導体
装置の製造方法を、図１３及び図１４に示す工程図を用
いて説明する。なお、上記図７及び図８に示すものと同
一構成要素には同一の符号を付して説明を省略する。図
７（ａ）〜図８（ａ）と同様にして、シリコン基板１２
上にスタック型のフィン状キャパシタ１４を形成した
後、ＣＶＤ法により、全面に、保護膜としてのＳｉ3 Ｎ
4 膜２８及び層間絶縁膜としてのＳｉＯ2 膜２５をキャ
パシタ１４のシリコン基板１２表面からの高さよりも十
分に厚く堆積し、更にＳｉＯ2 膜２５及びＳｉ3 Ｎ4 膜
２８をそれぞれ段階的にエッチングしてコンタクトホー
ル２６ａ、２６ｂを開口する（図１３（ａ）参照）。
装置の製造方法を、図１３及び図１４に示す工程図を用
いて説明する。なお、上記図７及び図８に示すものと同
一構成要素には同一の符号を付して説明を省略する。図
７（ａ）〜図８（ａ）と同様にして、シリコン基板１２
上にスタック型のフィン状キャパシタ１４を形成した
後、ＣＶＤ法により、全面に、保護膜としてのＳｉ3 Ｎ
4 膜２８及び層間絶縁膜としてのＳｉＯ2 膜２５をキャ
パシタ１４のシリコン基板１２表面からの高さよりも十
分に厚く堆積し、更にＳｉＯ2 膜２５及びＳｉ3 Ｎ4 膜
２８をそれぞれ段階的にエッチングしてコンタクトホー
ル２６ａ、２６ｂを開口する（図１３（ａ）参照）。
【００４０】次いで、ＣＶＤ法を用い、全面に、膜厚
０．０１μｍの保護膜としてのＳｉ3 Ｎ4 膜３０を堆積
する（図１３（ｂ）参照）。次いで、コンタクトホール
２６ａ、２６ｂ内のシリコン基板１２表面をＳｉ3 Ｎ4
膜３０によって覆った状態で、通常の研磨法により、Ｓ
ｉＯ2 膜２５全面を研磨し、ＳｉＯ2 膜２５表面を平坦
化する（図１４（ａ）参照）。
０．０１μｍの保護膜としてのＳｉ3 Ｎ4 膜３０を堆積
する（図１３（ｂ）参照）。次いで、コンタクトホール
２６ａ、２６ｂ内のシリコン基板１２表面をＳｉ3 Ｎ4
膜３０によって覆った状態で、通常の研磨法により、Ｓ
ｉＯ2 膜２５全面を研磨し、ＳｉＯ2 膜２５表面を平坦
化する（図１４（ａ）参照）。
【００４１】次いで、熱リン酸法を用い、コンタクトホ
ール２６ａ、２６ｂ内のＳｉ3 Ｎ4 膜３０をエッチング
除去して、コンタクトホール２６ａ、２６ｂがシリコン
基板１２表面に達するようにする（図１４（ｂ）参
照）。このように本実施例によれば、上記第２の実施例
の効果と上記第４の実施例の効果を合わせて奏すること
ができる。
ール２６ａ、２６ｂ内のＳｉ3 Ｎ4 膜３０をエッチング
除去して、コンタクトホール２６ａ、２６ｂがシリコン
基板１２表面に達するようにする（図１４（ｂ）参
照）。このように本実施例によれば、上記第２の実施例
の効果と上記第４の実施例の効果を合わせて奏すること
ができる。
【００４２】次に、本発明の第６の実施例による半導体
装置の製造方法を、図１５及び図１６に示す工程図を用
いて説明する。なお、上記図５及び図６に示すものと同
一構成要素には同一の符号を付して説明を省略する。図
５（ａ）〜図６（ａ）と同様にして、シリコン基板１２
上にスタック型のフィン状キャパシタ１４を形成した
後、ＣＶＤ法により、層間絶縁膜としてのＳｉＯ2 膜２
４をキャパシタ１４の高さよりも十分に厚く堆積し、更
にＲＩＥ法により、このＳｉＯ2 膜２４を選択的にエッ
チングしてコンタクトホール２６ａ、２６ｂを開口する
（図１５（ａ）参照）。
装置の製造方法を、図１５及び図１６に示す工程図を用
いて説明する。なお、上記図５及び図６に示すものと同
一構成要素には同一の符号を付して説明を省略する。図
５（ａ）〜図６（ａ）と同様にして、シリコン基板１２
上にスタック型のフィン状キャパシタ１４を形成した
後、ＣＶＤ法により、層間絶縁膜としてのＳｉＯ2 膜２
４をキャパシタ１４の高さよりも十分に厚く堆積し、更
にＲＩＥ法により、このＳｉＯ2 膜２４を選択的にエッ
チングしてコンタクトホール２６ａ、２６ｂを開口する
（図１５（ａ）参照）。
【００４３】次いで、全面に、例えばＣｕ（銅）を含む
導電物質を堆積し、この導電物質によってコンタクトホ
ール２６ａ、２６ｂ内を埋め込んでしまう。続いて、例
えばリソグラフィ技術等を用い、コンタクトホール２６
ａ、２６ｂ周辺部を除いて、ＳｉＯ2 膜２４上の導電物
質を選択的に除去し、コンタクトホール２６ａ、２６ｂ
内のシリコン基板１２に接続する埋込み電極３２ａ、３
２ｂをそれぞれ形成する（図１５（ｂ）参照）。
導電物質を堆積し、この導電物質によってコンタクトホ
ール２６ａ、２６ｂ内を埋め込んでしまう。続いて、例
えばリソグラフィ技術等を用い、コンタクトホール２６
ａ、２６ｂ周辺部を除いて、ＳｉＯ2 膜２４上の導電物
質を選択的に除去し、コンタクトホール２６ａ、２６ｂ
内のシリコン基板１２に接続する埋込み電極３２ａ、３
２ｂをそれぞれ形成する（図１５（ｂ）参照）。
【００４４】なお、ここでは、埋込み電極３２ａ、３２
ｂの材料としてＣｕを含む導電物質を用いたが、これに
限定されることなく、例えばＡｌ（アルミニウム）、Ｗ
（タングステン）、Ｔｉ（チタン）、Ａｕ（金）、Ａｇ
（銀）等のように導電物質であればよい。また、ＳｉＯ
2 膜２４上に堆積した導電物質の選択的除去は、必ず行
わなければならないわけではない。いずれにしろ、Ｓｉ
Ｏ2 膜２４上の導電物質は、コンタクトホール２６ａ、
２６ｂ内を除いて、後の工程で行われるＳｉＯ 2 膜２４
の研磨の際に除去されるからである。
ｂの材料としてＣｕを含む導電物質を用いたが、これに
限定されることなく、例えばＡｌ（アルミニウム）、Ｗ
（タングステン）、Ｔｉ（チタン）、Ａｕ（金）、Ａｇ
（銀）等のように導電物質であればよい。また、ＳｉＯ
2 膜２４上に堆積した導電物質の選択的除去は、必ず行
わなければならないわけではない。いずれにしろ、Ｓｉ
Ｏ2 膜２４上の導電物質は、コンタクトホール２６ａ、
２６ｂ内を除いて、後の工程で行われるＳｉＯ 2 膜２４
の研磨の際に除去されるからである。
【００４５】次いで、通常の研磨法によりＳｉＯ2 膜２
４全面を研磨して、ＳｉＯ2 膜２４表面を平坦化する。
そしてこのとき、コンタクトホール２６ａ、２６ｂ内の
埋込み電極３２ａ、３２ｂ上部も同時に研磨され、その
上面がＳｉＯ2 膜２４表面に露出される（図１６参
照）。このように本実施例によれば、上記第１の実施例
と同様の効果を奏することができると共に、コンタクト
ホール２６ａ、２６ｂ内に埋込み電極３２ａ、３２ｂを
形成した後にＳｉＯ2 膜２４を研磨することにより、研
磨の際にシリコン基板１２表面が露出することがないた
め、シリコン基板１２表面への汚染を防止することがで
きる。また、研磨によるＳｉＯ2 膜２４の平坦化と同時
に、底面がシリコン基板１２に接続し、上面がＳｉＯ2
膜２４表面に露出する埋込み電極３２ａ、３２ｂが形成
されるため、後の工程で行われる平坦化されたＳｉＯ2
膜２４上への配線が極めて容易になる。
４全面を研磨して、ＳｉＯ2 膜２４表面を平坦化する。
そしてこのとき、コンタクトホール２６ａ、２６ｂ内の
埋込み電極３２ａ、３２ｂ上部も同時に研磨され、その
上面がＳｉＯ2 膜２４表面に露出される（図１６参
照）。このように本実施例によれば、上記第１の実施例
と同様の効果を奏することができると共に、コンタクト
ホール２６ａ、２６ｂ内に埋込み電極３２ａ、３２ｂを
形成した後にＳｉＯ2 膜２４を研磨することにより、研
磨の際にシリコン基板１２表面が露出することがないた
め、シリコン基板１２表面への汚染を防止することがで
きる。また、研磨によるＳｉＯ2 膜２４の平坦化と同時
に、底面がシリコン基板１２に接続し、上面がＳｉＯ2
膜２４表面に露出する埋込み電極３２ａ、３２ｂが形成
されるため、後の工程で行われる平坦化されたＳｉＯ2
膜２４上への配線が極めて容易になる。
【００４６】次に、本発明の第７の実施例による半導体
装置の製造方法を、図１７及び図１８に示す工程図を用
いて説明する。なお、上記図７及び図８に示すものと同
一構成要素には同一の符号を付して説明を省略する。図
７（ａ）〜図８（ａ）と同様にして、シリコン基板１２
上にスタック型のフィン状キャパシタ１４を形成した
後、ＣＶＤ法により、全面に、保護膜としてのＳｉ3 Ｎ
4 膜２８及び層間絶縁膜としてのＳｉＯ2 膜２５をキャ
パシタ１４のシリコン基板１２表面からの高さよりも十
分に厚く堆積し、更にＳｉＯ2 膜２５及びＳｉ3 Ｎ4 膜
２８をそれぞれ段階的にエッチングしてコンタクトホー
ル２６ａ、２６ｂを開口する（図１７（ａ）参照）。
装置の製造方法を、図１７及び図１８に示す工程図を用
いて説明する。なお、上記図７及び図８に示すものと同
一構成要素には同一の符号を付して説明を省略する。図
７（ａ）〜図８（ａ）と同様にして、シリコン基板１２
上にスタック型のフィン状キャパシタ１４を形成した
後、ＣＶＤ法により、全面に、保護膜としてのＳｉ3 Ｎ
4 膜２８及び層間絶縁膜としてのＳｉＯ2 膜２５をキャ
パシタ１４のシリコン基板１２表面からの高さよりも十
分に厚く堆積し、更にＳｉＯ2 膜２５及びＳｉ3 Ｎ4 膜
２８をそれぞれ段階的にエッチングしてコンタクトホー
ル２６ａ、２６ｂを開口する（図１７（ａ）参照）。
【００４７】次いで、全面に、例えばＣｕを含む導電物
質を堆積し、この導電物質によってコンタクトホール２
６ａ、２６ｂ内を埋め込んだ後、コンタクトホール２６
ａ、２６ｂ周辺部を除いて、ＳｉＯ2 膜２５上の導電物
質を選択的に除去して、コンタクトホール２６ａ、２６
ｂ内のシリコン基板１２に接続する埋込み電極３２ａ、
３２ｂをそれぞれ形成する（図１７（ｂ）参照）。
質を堆積し、この導電物質によってコンタクトホール２
６ａ、２６ｂ内を埋め込んだ後、コンタクトホール２６
ａ、２６ｂ周辺部を除いて、ＳｉＯ2 膜２５上の導電物
質を選択的に除去して、コンタクトホール２６ａ、２６
ｂ内のシリコン基板１２に接続する埋込み電極３２ａ、
３２ｂをそれぞれ形成する（図１７（ｂ）参照）。
【００４８】次いで、通常の研磨法によりＳｉＯ2 膜２
５全面を研磨して、ＳｉＯ2 膜２５表面を平坦化すると
共に、コンタクトホール２６ａ、２６ｂ内の埋込み電極
３２ａ、３２ｂ上部も同時に研磨する。このとき、キャ
パシタ１４上に形成されたＳｉ3 Ｎ4 膜２８が研磨のス
トッパの役目を果たし、ＳｉＯ2 膜２５表面がキャパシ
タ１４の高さとはぼ等しくなったときに研磨が終了する
（図１８参照）。
５全面を研磨して、ＳｉＯ2 膜２５表面を平坦化すると
共に、コンタクトホール２６ａ、２６ｂ内の埋込み電極
３２ａ、３２ｂ上部も同時に研磨する。このとき、キャ
パシタ１４上に形成されたＳｉ3 Ｎ4 膜２８が研磨のス
トッパの役目を果たし、ＳｉＯ2 膜２５表面がキャパシ
タ１４の高さとはぼ等しくなったときに研磨が終了する
（図１８参照）。
【００４９】このように本実施例によれば、上記第２の
実施例の効果と上記第６の実施例の効果を合わせて奏す
ることができる。次に、本発明の第８の実施例による半
導体装置の製造方法を、図１９乃至図２１に示す工程図
を用いて説明する。なお、上記図５及び図６に示すもの
と同一構成要素には同一の符号を付して説明を省略す
る。
実施例の効果と上記第６の実施例の効果を合わせて奏す
ることができる。次に、本発明の第８の実施例による半
導体装置の製造方法を、図１９乃至図２１に示す工程図
を用いて説明する。なお、上記図５及び図６に示すもの
と同一構成要素には同一の符号を付して説明を省略す
る。
【００５０】本実施例は、スタック型のフィン状キャパ
シタに更に大きな容量が要求される場合に適用される。
即ち、大容量化を図るためフィン数を増加させるのに伴
い、キャパシタの高さがいっそう高くなり、この高さよ
りも更に厚い膜厚の層間絶縁膜を堆積すると、ＲＩＥ法
によるコンタクトホールの開口が困難になる。また、た
とえコンタクトホールが開口されても、このような深さ
の深いコンタクトホールを介して半導体基板と接続する
金属配線層を形成しようとすると、段切れ等による断線
を発生し易くなる。従って、以下のような方法で、層間
絶縁膜の平坦化とコンタクトホールの開口を行う。
シタに更に大きな容量が要求される場合に適用される。
即ち、大容量化を図るためフィン数を増加させるのに伴
い、キャパシタの高さがいっそう高くなり、この高さよ
りも更に厚い膜厚の層間絶縁膜を堆積すると、ＲＩＥ法
によるコンタクトホールの開口が困難になる。また、た
とえコンタクトホールが開口されても、このような深さ
の深いコンタクトホールを介して半導体基板と接続する
金属配線層を形成しようとすると、段切れ等による断線
を発生し易くなる。従って、以下のような方法で、層間
絶縁膜の平坦化とコンタクトホールの開口を行う。
【００５１】図５（ａ）と同様にして、シリコン基板１
２上に、スタック型のフィン状キャパシタ３４を形成す
る。但し、間にキャパシタ誘電膜３６を挟んだ蓄積電極
３８及び対向電極４０からなるキャパシタ３４のシリコ
ン基板１２表面からの高さは、フィン数が増加している
分だけ、図５（ａ）に示されるキャパシタ１４の高さよ
りも高くなっている（図１９（ａ）参照）。
２上に、スタック型のフィン状キャパシタ３４を形成す
る。但し、間にキャパシタ誘電膜３６を挟んだ蓄積電極
３８及び対向電極４０からなるキャパシタ３４のシリコ
ン基板１２表面からの高さは、フィン数が増加している
分だけ、図５（ａ）に示されるキャパシタ１４の高さよ
りも高くなっている（図１９（ａ）参照）。
【００５２】次いで、ＣＶＤ法を用い、全面に、膜厚
１．２μｍの層間絶縁膜としてのＳｉＯ2 膜４２ａを堆
積する（図１９（ｂ）参照）。次いで、ＲＩＥ法を用
い、所定の位置のＳｉＯ2 膜４２ａを選択的にエッチン
グして、シリコン基板１２表面に達するコンタクトホー
ル開口する。続いて、全面に、例えばＣｕを含む導電物
質を堆積し、この導電物質によってコンタクトホール内
を埋め込んだ後、コンタクトホール周辺部を除いて、Ｓ
ｉＯ2 膜４２ａ上の導電物質を選択的に除去して、コン
タクトホール内のシリコン基板１２に接続する埋込み電
極４４ａ、４４ｂをそれぞれ形成する（図２０（ａ）参
照）。
１．２μｍの層間絶縁膜としてのＳｉＯ2 膜４２ａを堆
積する（図１９（ｂ）参照）。次いで、ＲＩＥ法を用
い、所定の位置のＳｉＯ2 膜４２ａを選択的にエッチン
グして、シリコン基板１２表面に達するコンタクトホー
ル開口する。続いて、全面に、例えばＣｕを含む導電物
質を堆積し、この導電物質によってコンタクトホール内
を埋め込んだ後、コンタクトホール周辺部を除いて、Ｓ
ｉＯ2 膜４２ａ上の導電物質を選択的に除去して、コン
タクトホール内のシリコン基板１２に接続する埋込み電
極４４ａ、４４ｂをそれぞれ形成する（図２０（ａ）参
照）。
【００５３】次いで、再びＣＶＤ法を用い、全面に、層
間絶縁膜としてのＳｉＯ2 膜４２ｂを堆積する。これに
より、シリコン基板１２上及びキャパシタ３４上に、Ｓ
ｉＯ 2 膜４２ａ、４２ｂからなる層間絶縁膜としてのＳ
ｉＯ2 膜４２が、その中に埋込み電極４４ａ、４４ｂを
埋め込んで形成されることになる。そしてまた、このＳ
ｉＯ2 膜４２の膜厚がキャパシタ３４の高さよりも十分
に厚くなるようにする（図２０（ｂ）参照）。
間絶縁膜としてのＳｉＯ2 膜４２ｂを堆積する。これに
より、シリコン基板１２上及びキャパシタ３４上に、Ｓ
ｉＯ 2 膜４２ａ、４２ｂからなる層間絶縁膜としてのＳ
ｉＯ2 膜４２が、その中に埋込み電極４４ａ、４４ｂを
埋め込んで形成されることになる。そしてまた、このＳ
ｉＯ2 膜４２の膜厚がキャパシタ３４の高さよりも十分
に厚くなるようにする（図２０（ｂ）参照）。
【００５４】次いで、ＲＩＥ法を用い、埋込み電極４４
ａ、４４ｂ上のＳｉＯ2 膜４２ｂを選択的にエッチング
して、埋込み電極４４ａ、４４ｂ上面に達するコンタク
トホール４６ａ、４６ｂを開口する（図２１（ａ）参
照）。次いで、通常の研磨法によりＳｉＯ2 膜４２全面
を研磨して、ＳｉＯ2 膜４２表面を平坦化する（図２１
（ｂ）参照）。
ａ、４４ｂ上のＳｉＯ2 膜４２ｂを選択的にエッチング
して、埋込み電極４４ａ、４４ｂ上面に達するコンタク
トホール４６ａ、４６ｂを開口する（図２１（ａ）参
照）。次いで、通常の研磨法によりＳｉＯ2 膜４２全面
を研磨して、ＳｉＯ2 膜４２表面を平坦化する（図２１
（ｂ）参照）。
【００５５】このように本実施例によれば、ＳｉＯ2 膜
４２を研磨する前にコンタクトホール４６ａ、４６ｂを
開口しているために、上記第１の実施例と同様の効果を
奏することができると共に、次のような効果を奏するこ
とができる。即ち、大容量化を図るためにキャパシタ３
４の高さが極めて高い場合に、層間絶縁膜としてのＳｉ
Ｏ2 膜４２をＳｉＯ2 膜４２ａとＳｉＯ2 膜４２ｂとの
２回に分けて形成し、ＳｉＯ2 膜４２ａ及びＳｉＯ2 膜
４２ｂにそれぞれ別々にコンタクトホールを開口するた
め、全体としてのＳｉＯ2 膜４２の膜厚が非常に厚くな
っても、コンタクトホールを制御性よく容易に形成する
ことができる。
４２を研磨する前にコンタクトホール４６ａ、４６ｂを
開口しているために、上記第１の実施例と同様の効果を
奏することができると共に、次のような効果を奏するこ
とができる。即ち、大容量化を図るためにキャパシタ３
４の高さが極めて高い場合に、層間絶縁膜としてのＳｉ
Ｏ2 膜４２をＳｉＯ2 膜４２ａとＳｉＯ2 膜４２ｂとの
２回に分けて形成し、ＳｉＯ2 膜４２ａ及びＳｉＯ2 膜
４２ｂにそれぞれ別々にコンタクトホールを開口するた
め、全体としてのＳｉＯ2 膜４２の膜厚が非常に厚くな
っても、コンタクトホールを制御性よく容易に形成する
ことができる。
【００５６】また、ＳｉＯ2 膜４２の研磨の際には、コ
ンタクトホール内のシリコン基板１２表面は埋込み電極
４４ａ、４４ｂによって覆われているため、シリコン基
板１２表面への汚染を防止することができる。更に、１
回目のＳｉＯ2 膜４２ａに開口したコンタクトホール内
には埋込み電極４４ａ、４４ｂを形成していることによ
り、埋込み電極４４ａ、４４ｂ上の２回目のＳｉＯ2 膜
４２ｂに開口したコンタクトホール４６ａ、４６ｂの深
さはそれ程深くならないため、埋込み電極４４ａ、４４
ｂを介してシリコン基板１２と接続する金属配線層を形
成する際の段切れ等による断線の発生を防止することが
できる。
ンタクトホール内のシリコン基板１２表面は埋込み電極
４４ａ、４４ｂによって覆われているため、シリコン基
板１２表面への汚染を防止することができる。更に、１
回目のＳｉＯ2 膜４２ａに開口したコンタクトホール内
には埋込み電極４４ａ、４４ｂを形成していることによ
り、埋込み電極４４ａ、４４ｂ上の２回目のＳｉＯ2 膜
４２ｂに開口したコンタクトホール４６ａ、４６ｂの深
さはそれ程深くならないため、埋込み電極４４ａ、４４
ｂを介してシリコン基板１２と接続する金属配線層を形
成する際の段切れ等による断線の発生を防止することが
できる。
【００５７】次に、本発明の第９の実施例による半導体
装置の製造方法を、図２２及び図２３に示す工程図を用
いて説明する。なお、上記図１９乃至図２１に示すもの
と同一構成要素には同一の符号を付して説明を省略す
る。本実施例も、上記第８の実施例と同様に、スタック
型のフィン状キャパシタの高さが極めて高い場合に有効
である。
装置の製造方法を、図２２及び図２３に示す工程図を用
いて説明する。なお、上記図１９乃至図２１に示すもの
と同一構成要素には同一の符号を付して説明を省略す
る。本実施例も、上記第８の実施例と同様に、スタック
型のフィン状キャパシタの高さが極めて高い場合に有効
である。
【００５８】図１９（ａ）と同様にして、シリコン基板
１２上に、スタック型のフィン状キャパシタ３４を形成
する（図２２（ａ）参照）。次いで、ＣＶＤ法を用い、
全面に、膜厚０．２０μｍの保護膜としてのＳｉ3 Ｎ4
膜４８を堆積する（図２２（ｂ）参照）。次いで、Ｓｉ
Ｏ2 膜４２ａを堆積し、このＳｉＯ2 膜４２ａ及びＳｉ
3 Ｎ4 膜２８をそれぞれ段階的にエッチングしての所定
の位置にコンタクトホール開口した後、このコンタクト
ホール内に、シリコン基板１２に接続する埋込み電極４
４ａ、４４ｂを埋め込み、更に全面にＳｉＯ2 膜４２ｂ
を堆積して、ＳｉＯ2 膜４２ａ、４２ｂからなる層間絶
縁膜としてのＳｉＯ2 膜４２をキャパシタ３４の高さよ
りも十分に厚くなるように形成する（図２３（ａ）参
照）。
１２上に、スタック型のフィン状キャパシタ３４を形成
する（図２２（ａ）参照）。次いで、ＣＶＤ法を用い、
全面に、膜厚０．２０μｍの保護膜としてのＳｉ3 Ｎ4
膜４８を堆積する（図２２（ｂ）参照）。次いで、Ｓｉ
Ｏ2 膜４２ａを堆積し、このＳｉＯ2 膜４２ａ及びＳｉ
3 Ｎ4 膜２８をそれぞれ段階的にエッチングしての所定
の位置にコンタクトホール開口した後、このコンタクト
ホール内に、シリコン基板１２に接続する埋込み電極４
４ａ、４４ｂを埋め込み、更に全面にＳｉＯ2 膜４２ｂ
を堆積して、ＳｉＯ2 膜４２ａ、４２ｂからなる層間絶
縁膜としてのＳｉＯ2 膜４２をキャパシタ３４の高さよ
りも十分に厚くなるように形成する（図２３（ａ）参
照）。
【００５９】次いで、図２１（ａ）〜図２１（ｂ）と同
様にして、埋込み電極４４ａ、４４ｂ上面に達するコン
タクトホール４６ａ、４６ｂをＳｉＯ2 膜４２ｂに開口
した後、ＳｉＯ2 膜４２全面を研磨して、ＳｉＯ2 膜４
２表面を平坦化する（図２３（ｂ）参照）。このように
本実施例によれば、上記第２の実施例の効果と上記第６
の実施例の効果を合わせて奏することができる。
様にして、埋込み電極４４ａ、４４ｂ上面に達するコン
タクトホール４６ａ、４６ｂをＳｉＯ2 膜４２ｂに開口
した後、ＳｉＯ2 膜４２全面を研磨して、ＳｉＯ2 膜４
２表面を平坦化する（図２３（ｂ）参照）。このように
本実施例によれば、上記第２の実施例の効果と上記第６
の実施例の効果を合わせて奏することができる。
【００６０】
【発明の効果】以上のように本発明によれば、半導体基
板上に形成されるスタック型のキャパシタが他の領域と
比較して高くなる半導体装置の製造方法において、半導
体基板上及びキャパシタ上に層間絶縁膜を形成し、この
層間絶縁膜を選択的にエッチングしてコンタクトホール
を形成した後、層間絶縁膜を研磨してその表面を平坦化
することにより、研磨レベルの平坦性を得ることができ
ると共に、制御性よくコンタクトホールを形成すること
ができる。
板上に形成されるスタック型のキャパシタが他の領域と
比較して高くなる半導体装置の製造方法において、半導
体基板上及びキャパシタ上に層間絶縁膜を形成し、この
層間絶縁膜を選択的にエッチングしてコンタクトホール
を形成した後、層間絶縁膜を研磨してその表面を平坦化
することにより、研磨レベルの平坦性を得ることができ
ると共に、制御性よくコンタクトホールを形成すること
ができる。
【００６１】また、半導体基板と層間絶縁膜との間に保
護膜を形成することにより、更に制御性よくコンタクト
ホールを形成でき、研磨の際の半導体基板表面への汚染
を防止することができる。また、コンタクトホール内に
埋込み電極を形成した後、層間絶縁膜を研磨してその表
面を平坦化すると共に、埋込み電極を層間絶縁膜表面に
露出させることにより、研磨の際の半導体基板表面への
汚染を防止することができると共に、平坦化された層間
絶縁膜上への配線を極めて容易にすることができる。
護膜を形成することにより、更に制御性よくコンタクト
ホールを形成でき、研磨の際の半導体基板表面への汚染
を防止することができる。また、コンタクトホール内に
埋込み電極を形成した後、層間絶縁膜を研磨してその表
面を平坦化すると共に、埋込み電極を層間絶縁膜表面に
露出させることにより、研磨の際の半導体基板表面への
汚染を防止することができると共に、平坦化された層間
絶縁膜上への配線を極めて容易にすることができる。
【図１】研磨による平坦化法の問題点を明らかにする第
１の実験を説明するための工程図である。
１の実験を説明するための工程図である。
【図２】図１に示す第１の実験の結果を示すグラフであ
る。
る。
【図３】研磨による平坦化法の問題点を解決する第２の
実験を説明するための工程図である。
実験を説明するための工程図である。
【図４】図３に示す第２の実験の結果を示すグラフであ
る。
る。
【図５】本発明の第１の実施例による半導体装置の製造
方法を説明するための工程図（その１）である。
方法を説明するための工程図（その１）である。
【図６】本発明の第１の実施例による半導体装置の製造
方法を説明するための工程図（その２）である。
方法を説明するための工程図（その２）である。
【図７】本発明の第２の実施例による半導体装置の製造
方法を説明するための工程図（その１）である。
方法を説明するための工程図（その１）である。
【図８】本発明の第２の実施例による半導体装置の製造
方法を説明するための工程図（その２）である。
方法を説明するための工程図（その２）である。
【図９】本発明の第３の実施例による半導体装置の製造
方法を説明するための工程図（その１）である。
方法を説明するための工程図（その１）である。
【図１０】本発明の第３の実施例による半導体装置の製
造方法を説明するための工程図（その２）である。
造方法を説明するための工程図（その２）である。
【図１１】本発明の第４の実施例による半導体装置の製
造方法を説明するための工程図（その１）である。
造方法を説明するための工程図（その１）である。
【図１２】本発明の第４の実施例による半導体装置の製
造方法を説明するための工程図（その２）である。
造方法を説明するための工程図（その２）である。
【図１３】本発明の第５の実施例による半導体装置の製
造方法を説明するための工程図（その１）である。
造方法を説明するための工程図（その１）である。
【図１４】本発明の第５の実施例による半導体装置の製
造方法を説明するための工程図（その２）である。
造方法を説明するための工程図（その２）である。
【図１５】本発明の第６の実施例による半導体装置の製
造方法を説明するための工程図（その１）である。
造方法を説明するための工程図（その１）である。
【図１６】本発明の第６の実施例による半導体装置の製
造方法を説明するための工程図（その２）である。
造方法を説明するための工程図（その２）である。
【図１７】本発明の第７の実施例による半導体装置の製
造方法を説明するための工程図（その１）である。
造方法を説明するための工程図（その１）である。
【図１８】本発明の第７の実施例による半導体装置の製
造方法を説明するための工程図（その２）である。
造方法を説明するための工程図（その２）である。
【図１９】本発明の第８の実施例による半導体装置の製
造方法を説明するための工程図（その１）である。
造方法を説明するための工程図（その１）である。
【図２０】本発明の第８の実施例による半導体装置の製
造方法を説明するための工程図（その２）である。
造方法を説明するための工程図（その２）である。
【図２１】本発明の第８の実施例による半導体装置の製
造方法を説明するための工程図（その３）である。
造方法を説明するための工程図（その３）である。
【図２２】本発明の第９の実施例による半導体装置の製
造方法を説明するための工程図（その１）である。
造方法を説明するための工程図（その１）である。
【図２３】本発明の第９の実施例による半導体装置の製
造方法を説明するための工程図（その２）である。
造方法を説明するための工程図（その２）である。
【図２４】従来の平坦化法を説明するための図である。
【図２５】スタック型のフィン状キャパシタを有する半
導体記憶装置を示す断面図である。
導体記憶装置を示す断面図である。
２…シリコン基板 ４ａ、４ｂ、４ｃ、４…Ｓｉ3 Ｎ4 膜 ６…ＳｉＯ2 膜 ８ａ、８ｂ、１０ａ、１０ｂ…ホール １２…シリコン基板 １４…スタック型のフィン状キャパシタ １６…絶縁膜 １８…蓄積電極 ２０…キャパシタ誘電膜 ２２…対向電極 ２４、２５…ＳｉＯ2 膜 ２６ａ、２６ｂ…コンタクトホール ２８、３０…Ｓｉ3 Ｎ4 膜 ３２ａ、３２ｂ…埋込み電極 ３４…スタック型のフィン状キャパシタ ３６…キャパシタ誘電膜 ３８…蓄積電極 ４０…対向電極 ４２ａ、４２ｂ、４２…ＳｉＯ2 膜 ４４ａ、４４ｂ…埋込み電極 ４６ａ、４６ｂ…コンタクトホール ４８…Ｓｉ3 Ｎ4 膜 ５２…シリコン基板 ５４…凸部 ５６…ＰＳＧ ６２…半導体基板 ６４…絶縁膜 ６６…蓄積電極 ６８…キャパシタ誘電膜 ７０…対向電極
Claims (10)
- 【請求項１】 半導体基板上の第１の領域に、スタック
型のキャパシタを形成する工程と、 ほぼ全面に、前記キャパシタの高さよりも厚い膜厚の層
間絶縁膜を形成する工程と、 前記層間絶縁膜を選択的にエッチングして、前記半導体
基板上の第２の領域にコンタクトホールを形成し、前記
コンタクトホール内の前記半導体基板を露出させる工程
と、 前記層間絶縁膜を研磨して、前記層間絶縁膜表面を平坦
化する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体基板上の第１の領域に、スタック
型のキャパシタを形成する工程と、 ほぼ全面に、保護膜を形成する工程と、 前記保護膜上に、前記キャパシタの高さよりも厚い膜厚
の層間絶縁膜を形成する工程と、 前記保護膜をストッパとして前記層間絶縁膜を選択的に
エッチングして、前記半導体基板上の第２の領域にコン
タクトホールを形成した後、露出した前記保護膜をエッ
チング除去して、前記コンタクトホール内の半導体基板
を露出させる工程と、 前記層間絶縁膜を研磨して、前記層間絶縁膜表面を平坦
化する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項３】 半導体基板上の第１の領域に、スタック
型のキャパシタを形成する工程と、 ほぼ全面に、保護膜を形成する工程と、 前記保護膜上に、前記キャパシタの高さよりも厚い膜厚
の層間絶縁膜を形成する工程と、 前記保護膜をストッパとして前記層間絶縁膜を選択的に
エッチングして、前記半導体基板上の第２の領域にコン
タクトホールを形成する工程と、 前記層間絶縁膜を研磨して、前記層間絶縁膜表面を平坦
化する工程と、 前記コンタクトホール内の前記保護膜をエッチング除去
して、前記コンタクトホール内の前記半導体基板を露出
させる工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項４】 半導体基板上の第１の領域に、スタック
型のキャパシタを形成する工程と、 ほぼ全面に、前記キャパシタの高さよりも厚い膜厚の層
間絶縁膜を形成する工程と、 前記層間絶縁膜を選択的にエッチングして、前記半導体
基板上の第２の領域にコンタクトホールを形成し、前記
コンタクトホール内の前記半導体基板を露出させる工程
と、 前記コンタクトホール内に露出した前記半導体基板上
に、保護膜を形成する工程と、 前記層間絶縁膜を研磨して、前記層間絶縁膜表面を平坦
化する工程と、 前記コンタクトホール内の前記保護膜をエッチング除去
して、前記コンタクトホール内の前記半導体基板を露出
させる工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項５】 半導体基板上の第１の領域に、スタック
型のキャパシタを形成する工程と、 ほぼ全面に、第１の保護膜を形成する工程と、 前記第１の保護膜上に、前記キャパシタの高さよりも厚
い膜厚の層間絶縁膜を形成する工程と、 前記第１の保護膜をストッパとして前記層間絶縁膜を選
択的にエッチングして、前記半導体基板上の第２の領域
にコンタクトホールを形成した後、露出した前記第１の
保護膜をエッチング除去して、前記コンタクトホール内
の半導体基板を露出させる工程と、 前記コンタクトホール内に露出した前記半導体基板上
に、第２の保護膜を形成する工程と、 前記層間絶縁膜を研磨して、前記層間絶縁膜表面を平坦
化する工程と、 前記コンタクトホール内の前記第２の保護膜をエッチン
グ除去して、前記コンタクトホール内の前記半導体基板
を露出させる工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項６】 半導体基板上の第１の領域に、スタック
型のキャパシタを形成する工程と、 ほぼ全面に、前記キャパシタの高さよりも厚い膜厚の層
間絶縁膜を形成する工程と、 前記層間絶縁膜を選択的にエッチングして、前記半導体
基板上の第２の領域にコンタクトホールを形成し、前記
コンタクトホール内の前記半導体基板を露出させる工程
と、 前記コンタクトホール内に導電物質を埋め込み、前記半
導体基板に接続する埋込み電極を形成する工程と、 前記層間絶縁膜を研磨して、前記層間絶縁膜表面を平坦
化すると共に、前記コンタクトホール内の前記埋込み電
極を前記層間絶縁膜表面に露出させる工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板上の第１の領域に、スタック
型のキャパシタを形成する工程と、 ほぼ全面に、保護膜を形成する工程と、 前記保護膜上に、前記キャパシタの高さよりも厚い膜厚
の層間絶縁膜を形成する工程と、 前記保護膜をストッパとして前記層間絶縁膜を選択的に
エッチングして、前記半導体基板上の第２の領域にコン
タクトホールを形成した後、露出した前記保護膜をエッ
チング除去して、前記コンタクトホール内の半導体基板
を露出させる工程と、 前記コンタクトホール内に導電物質を埋め込み、前記半
導体基板に接続する埋込み電極を形成する工程と、 前記層間絶縁膜を研磨して、前記層間絶縁膜表面を平坦
化すると共に、前記コンタクトホール内の前記埋込み電
極を前記層間絶縁膜表面に露出させる工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項８】 半導体基板上の第１の領域に、スタック
型のキャパシタを形成する工程と、 ほぼ全面に、第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜を選択的にエッチングして、前記
半導体基板上の第２の領域に第１のコンタクトホールを
形成し、前記コンタクトホール内の前記半導体基板を露
出させる工程と、 前記第１のコンタクトホール内に導電物質を埋め込み、
前記半導体基板に接続する埋込み電極を形成する工程
と、 ほぼ全面に、第２の層間絶縁膜を形成する工程と、 前記埋込み電極上の前記第２の層間絶縁膜を選択的にエ
ッチングして、第２のコンタクトホールを形成し、前記
埋込み電極を露出させる工程と、 前記第２及び第１の層間絶縁膜を研磨して、前記第２及
び第１の層間絶縁膜表面を平坦化する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体基板上の第１の領域に、スタック
型のキャパシタを形成する工程と、 ほぼ全面に、保護膜を形成する工程と、 前記保護膜上に、第１の層間絶縁膜を形成する工程と、 前記保護膜をストッパとして前記層間絶縁膜を選択的に
エッチングして、前記半導体基板上の第２の領域に第１
のコンタクトホールを形成した後、露出した前記保護膜
をエッチング除去して、前記第１のコンタクトホール内
の半導体基板を露出させる工程と、 前記第１のコンタクトホール内に導電物質を埋め込み、
前記半導体基板に接続する埋込み電極を形成する工程
と、 ほぼ全面に、第２の層間絶縁膜を形成する工程と、 前記埋込み電極上の前記第２の層間絶縁膜を選択的にエ
ッチングして、第２のコンタクトホールを形成し、前記
埋込み電極を露出させる工程と、 前記第２及び第１の層間絶縁膜を研磨して、前記第２及
び第１の層間絶縁膜表面を平坦化する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項１乃至９のいずれかに記載の半
導体装置の製造方法において、 前記層間絶縁膜、前記第１の層間絶縁膜、又は前記第２
の層間絶縁膜が、シリコン酸化膜からなり、 前記保護膜、前記第１の保護膜、又は前記第２の保護膜
が、シリコン窒化膜からなり、 前記埋込み電極が、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ａｕ、Ａｇ
のいずれかを含む物質からなることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008720A JPH05198769A (ja) | 1992-01-21 | 1992-01-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008720A JPH05198769A (ja) | 1992-01-21 | 1992-01-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198769A true JPH05198769A (ja) | 1993-08-06 |
Family
ID=11700788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008720A Withdrawn JPH05198769A (ja) | 1992-01-21 | 1992-01-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198769A (ja) |
-
1992
- 1992-01-21 JP JP4008720A patent/JPH05198769A/ja not_active Withdrawn
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