JPS61208923A - デイジタルｐｌｌ回路 - Google Patents
デイジタルｐｌｌ回路Info
- Publication number
- JPS61208923A JPS61208923A JP60050005A JP5000585A JPS61208923A JP S61208923 A JPS61208923 A JP S61208923A JP 60050005 A JP60050005 A JP 60050005A JP 5000585 A JP5000585 A JP 5000585A JP S61208923 A JPS61208923 A JP S61208923A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- circuit
- frequency
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力信号に位相同期した出力信号を得るディ
ジタルＰＬＬ回路に関するものである。
ジタルＰＬＬ回路に関するものである。
従来の技術
従来のディジタルＰＬＬ回路では、例えば第４図に示す
ように基準信号の周波数ｆｉとほぼ等しい周波数ｆ０で
動作する固定発振器１を用い、その出力をｍ′個（位相
分割数）のタップをもつ遅延回路２に加え、ｕｐ／ｄｏ
ｗｎカウンタ１３とデータ・セレクタ１４で構成した位
相切換回路１６により遅延回路２のタップ位置を切り換
えて出力信号の位相を制御する。
ように基準信号の周波数ｆｉとほぼ等しい周波数ｆ０で
動作する固定発振器１を用い、その出力をｍ′個（位相
分割数）のタップをもつ遅延回路２に加え、ｕｐ／ｄｏ
ｗｎカウンタ１３とデータ・セレクタ１４で構成した位
相切換回路１６により遅延回路２のタップ位置を切り換
えて出力信号の位相を制御する。
位相比較器１１では、基準信号Ｓｌとデータ・セレクタ
１４で選択された信号Ｓ０の位相差を比較し、位相差が
Δ／２（Δ＝２π／２ ｍ’ ）より大きいか小さいか
により位相進み信号ｈ１、位相遅れ信号ｈ−１位相正常
信号ｈ０を出力する。１２は制御パルス発生回路で、位
相比較器１１からの信号を監視していて、信号ｈ１ ま
たはｈ−１を連続してｌ回検出すると位相制御パルスを
発生する。位相切換回路１６では、位相制御パルスによ
り出力信号の位相切換動作を行なう。
１４で選択された信号Ｓ０の位相差を比較し、位相差が
Δ／２（Δ＝２π／２ ｍ’ ）より大きいか小さいか
により位相進み信号ｈ１、位相遅れ信号ｈ−１位相正常
信号ｈ０を出力する。１２は制御パルス発生回路で、位
相比較器１１からの信号を監視していて、信号ｈ１ ま
たはｈ−１を連続してｌ回検出すると位相制御パルスを
発生する。位相切換回路１６では、位相制御パルスによ
り出力信号の位相切換動作を行なう。
以上のような制御により最大位相差Δ／２ の精度で入
力信号に位相同期した出力信号を取り出すことができる
（例えば、特公昭４９−１１００８号公報）。
力信号に位相同期した出力信号を取り出すことができる
（例えば、特公昭４９−１１００８号公報）。
発明が解決しようとする問題点
（Δ／２＝２ｘ／ ２ｍ’） を小さくして位相同期の
精度を上げるためには、遅延回路の数を増やさなければ
ならず、その結果ディジタルＰＬＬ回路全体の規模が大
きくなるという問題があった。
精度を上げるためには、遅延回路の数を増やさなければ
ならず、その結果ディジタルＰＬＬ回路全体の規模が大
きくなるという問題があった。
本発明はかかる点に鑑みてなされたもので、遅延回路の
規模を大幅に縮小してなおかつ安定で精度の高い同期信
号を取り出すディジタルＰＬＬ回路を提供することを目
的としている。
規模を大幅に縮小してなおかつ安定で精度の高い同期信
号を取り出すディジタルＰＬＬ回路を提供することを目
的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、基準信号とは独立
に基準信号の整数倍で動作する固定発振器を用い、その
出力を適当な位相差でｍ個の信号を発生させる遅延回路
に加え、それらｍ個の信号の中から基準信号の位相に応
じた１個の信号を順次選び出すようにスイッチングし、
さらにｎ分周した後、基準信号と位相比較をする同期ル
ープを形成する。そして、その同期ループを一順する遅
・・・）の関係となるように構成されている。
に基準信号の整数倍で動作する固定発振器を用い、その
出力を適当な位相差でｍ個の信号を発生させる遅延回路
に加え、それらｍ個の信号の中から基準信号の位相に応
じた１個の信号を順次選び出すようにスイッチングし、
さらにｎ分周した後、基準信号と位相比較をする同期ル
ープを形成する。そして、その同期ループを一順する遅
・・・）の関係となるように構成されている。
作 用
本発明は上記した構成により、同期ループを一順する遅
延時間ｔを １ Ｔ １ Ｔ （ｋ＋−）−（ｔ（（ｋ＋１−−）− ｍ ｎ ｍ
ｎに設定することによって、遅延回路の素子数を大幅に
減らし、ディジタルＰＬＬ全体の回路規模を小さくする
ことができる。
延時間ｔを １ Ｔ １ Ｔ （ｋ＋−）−（ｔ（（ｋ＋１−−）− ｍ ｎ ｍ
ｎに設定することによって、遅延回路の素子数を大幅に
減らし、ディジタルＰＬＬ全体の回路規模を小さくする
ことができる。
実施例
第１図に本発明のディジタルＰＬＬ回路の一実施例を示
す。なお従来と同じ回路には第４図に用いた番号と同じ
番号を付し、それらの動作についてはここでは省略する
。
す。なお従来と同じ回路には第４図に用いた番号と同じ
番号を付し、それらの動作についてはここでは省略する
。
第１図において、２ｏは基準信号Ｓｉの整数Ｎ倍の周波
数で動作している固定発振器、２１は位相差Δの信号を
ｍ個作る遅延回路、１６はｕｐ／ｄｏｗｎカウンタ１３
とデータ・セレクタ１４で構成した位相切換回路、２３
はデータ・セレクタ１３で選択された信号をｎ分周して
出力する分周器である。
数で動作している固定発振器、２１は位相差Δの信号を
ｍ個作る遅延回路、１６はｕｐ／ｄｏｗｎカウンタ１３
とデータ・セレクタ１４で構成した位相切換回路、２３
はデータ・セレクタ１３で選択された信号をｎ分周して
出力する分周器である。
つぎに固定発振器の周波数が基準信号の４倍（Ｎ＝４）
で、分周器の分局比が４（ｎ＝４）の場合について、第
１図の回路の動作を説明する。
で、分周器の分局比が４（ｎ＝４）の場合について、第
１図の回路の動作を説明する。
いま、ある伝送系において許容される位相ずれが１１．
３度であるとすると、第４図に示した従来の回路では、
位相の精度を決める位相分割数は遅延回路の数と同じで
あるため遅延信号は第２図Ａに示すように信号Ａ０から
Ａ１．までの１６個必要となる。
３度であるとすると、第４図に示した従来の回路では、
位相の精度を決める位相分割数は遅延回路の数と同じで
あるため遅延信号は第２図Ａに示すように信号Ａ０から
Ａ１．までの１６個必要となる。
Δ ３６０
すなわち ２＝２Ｘ１６ ＝’ ”３ である。これ
に対し、第１図に示す回路構成では遅延信号は第２図Ｂ
に示すａ からａ３までの４つだけを作り、これらの信
号の一つを選択した信号を同図Ｂに示す信号すのように
順次４分周することにより基本波の位相に対し位相差が
所定の値以下の基本周波数に近い信号を作ることができ
る。すなわち、これを式で示すと Δ ３６０ ２ ＝２Ｘ４Ｘ４ ＝”°３ となる。したがって上記の場合、分周器２３を一つ加え
ることによって遅延回路の数はＫにすることができる。
に対し、第１図に示す回路構成では遅延信号は第２図Ｂ
に示すａ からａ３までの４つだけを作り、これらの信
号の一つを選択した信号を同図Ｂに示す信号すのように
順次４分周することにより基本波の位相に対し位相差が
所定の値以下の基本周波数に近い信号を作ることができ
る。すなわち、これを式で示すと Δ ３６０ ２ ＝２Ｘ４Ｘ４ ＝”°３ となる。したがって上記の場合、分周器２３を一つ加え
ることによって遅延回路の数はＫにすることができる。
ところである時刻１＝０において、第２図Ｂに示す信号
ａ、がデータ・セレクタ１３で選択され、信号ａ１４分
周出力である同図Ｂの信号すがＰＬＬに入力した基準信
号と位相同期がとれている状況にあるとする。
ａ、がデータ・セレクタ１３で選択され、信号ａ１４分
周出力である同図Ｂの信号すがＰＬＬに入力した基準信
号と位相同期がとれている状況にあるとする。
ところが、基準信号Ｓｌの周波数ｆ、と同図Ｂの信号す
の周波数は厳密には等しくないため、時間の経過と共に
いつかは位相ずれが生じる。そのため同期を保持するた
めには同図Ｂに示す信号ａ０または信号ａ２を選択して
、出力信号の位相を切換えなければならない。この位相
の切換えが、例えば ｔ ＝ −’ｒ 〜−Ｔ の時
間内で行われたとすると、信号ａ１に対し遅れ位相であ
る信号ａ２はｌ＝−’ｒ の時刻に選択することがで
きるが、進み位相である信号ａ。はｔ＝πＴ の時刻ま
で選択することができない。その結果ＰＬＬの出力信号
の位相を進ませる場合に関しては、位相同期がとれる周
波数範囲は理論的なものの半分になる。
の周波数は厳密には等しくないため、時間の経過と共に
いつかは位相ずれが生じる。そのため同期を保持するた
めには同図Ｂに示す信号ａ０または信号ａ２を選択して
、出力信号の位相を切換えなければならない。この位相
の切換えが、例えば ｔ ＝ −’ｒ 〜−Ｔ の時
間内で行われたとすると、信号ａ１に対し遅れ位相であ
る信号ａ２はｌ＝−’ｒ の時刻に選択することがで
きるが、進み位相である信号ａ。はｔ＝πＴ の時刻ま
で選択することができない。その結果ＰＬＬの出力信号
の位相を進ませる場合に関しては、位相同期がとれる周
波数範囲は理論的なものの半分になる。
これに対し、次の位相切換動作がｔ＝−Ｔ〜−ＬＴの時
間内で行われた場合には、進み位相。
間内で行われた場合には、進み位相。
同位相、遅れ位相の各信号を、それぞれ位相切換え直後
のｊ＝７Ｔ、πＴ 、 、、Ｔの時刻に選択することが
でき、それらの４分周出力は同図Ｂの信号すに実線およ
び１点鎖線で示したようになるので、あらゆる位相差に
対し、許容されうる広い周波数範囲で位相同期をとるこ
とができる。すなわち、ある時刻（１＝０）で信号ａ１
が選択されている時、ＰＬＬへの入力基準信号と出力
信号の位相同期をとるためには、信号ａ１の進み位相で
ある信号ｄ０の立下りから次の立上シまでの間で位相の
切換動作を完了することが安定な出力信号を得る条件と
なる。この位相を切換えるタイミングは、同期ループを
一順する遅延時間ｔで決定されるので、結局、安定な同
期が保たれる条件は、遅延時間ｔが次式を満たす場合と
なる。
のｊ＝７Ｔ、πＴ 、 、、Ｔの時刻に選択することが
でき、それらの４分周出力は同図Ｂの信号すに実線およ
び１点鎖線で示したようになるので、あらゆる位相差に
対し、許容されうる広い周波数範囲で位相同期をとるこ
とができる。すなわち、ある時刻（１＝０）で信号ａ１
が選択されている時、ＰＬＬへの入力基準信号と出力
信号の位相同期をとるためには、信号ａ１の進み位相で
ある信号ｄ０の立下りから次の立上シまでの間で位相の
切換動作を完了することが安定な出力信号を得る条件と
なる。この位相を切換えるタイミングは、同期ループを
一順する遅延時間ｔで決定されるので、結局、安定な同
期が保たれる条件は、遅延時間ｔが次式を満たす場合と
なる。
（ｋ＋４−）工＜ｔ＜（ｋ＋１−！−）工ｍ ｎ
ｍ ｎ但し、ｔは基準信号の
周期、ｍは位相分割数ｎは分周器の分周比、ｋは０また
は自然数である。
ｍ ｎ但し、ｔは基準信号の
周期、ｍは位相分割数ｎは分周器の分周比、ｋは０また
は自然数である。
同期ループを一順する遅延時間が上式に示した条件を満
たさない場合には、例えば第３図に示すように同期ルー
プの途中に遅延素子３０を入れることによって、条件式
を満たすようにすればよい。
たさない場合には、例えば第３図に示すように同期ルー
プの途中に遅延素子３０を入れることによって、条件式
を満たすようにすればよい。
発明の効果
以上述べてきたように、本発明によれば少ない回路素子
で、安定で精度のよい同期信号を得ることができるので
、回路規模の縮小上、また、経済上、きわめて有効であ
ふ。
で、安定で精度のよい同期信号を得ることができるので
、回路規模の縮小上、また、経済上、きわめて有効であ
ふ。
第１図は本発明の一実施例におけるディジタルＰＬＬ回
路を示すブロック図、第２図Ａ、Ｂは本発明の詳細な説
明するタイムチャート、第３図は゛ 本発明の他の実
施例を示すブロック図、ｆｌａ図は従来のディジタルＰ
ＬＬ回路の一例を示すブロック図である。 １１・・・・・・位相比較器、１２・・・・・・制御パ
ルス発生回路、１３・・・・−・ｕｐ／ｄｏｗｎ カ
ウンタ、１４・・・・・・データーセレクタ、２０・・
・・−・固定発振器、２１・・・・・・遅延回路、２２
・・・・・・分周器、３０・・・・・・遅延素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ２０ どＩ 区 〜へ 第３図 第４図
路を示すブロック図、第２図Ａ、Ｂは本発明の詳細な説
明するタイムチャート、第３図は゛ 本発明の他の実
施例を示すブロック図、ｆｌａ図は従来のディジタルＰ
ＬＬ回路の一例を示すブロック図である。 １１・・・・・・位相比較器、１２・・・・・・制御パ
ルス発生回路、１３・・・・−・ｕｐ／ｄｏｗｎ カ
ウンタ、１４・・・・・・データーセレクタ、２０・・
・・−・固定発振器、２１・・・・・・遅延回路、２２
・・・・・・分周器、３０・・・・・・遅延素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ２０ どＩ 区 〜へ 第３図 第４図
Claims (1)
- 【特許請求の範囲】 同期の基準となる基準信号とは独立に前記基準信号の整
数倍の周波数で作動している発振器と、前記発振器の出
力にいくつかの遅延機能をもつ回路を有し、所定の位相
差を与えたｍ個の信号を発生させる遅延回路と、前記ｍ
個の信号の中から基準信号の位相に応じた１個の信号を
順次選び出すようにスイッチングする位相切換回路と、
前記スイッチング動作により選択された信号をｎ分周す
る分周器と、前記分周器の出力信号と前記基準信号の位
相を比較する位相比較器とで同期ループを形成し、前記
同期ループを一順する遅延時間ｔが、前記基準信号の周
期Ｔを用いて （ｋ＋１／ｍ）×Ｔ／ｎ＜ｔ＜（ｋ＋１−１／ｍ）Ｔ／
ｎ（但しｋ＝０、１、２、・・・・・・） の関係にあることを特徴とするディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050005A JPH07120941B2 (ja) | 1985-03-13 | 1985-03-13 | デイジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050005A JPH07120941B2 (ja) | 1985-03-13 | 1985-03-13 | デイジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208923A true JPS61208923A (ja) | 1986-09-17 |
| JPH07120941B2 JPH07120941B2 (ja) | 1995-12-20 |
Family
ID=12846881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60050005A Expired - Lifetime JPH07120941B2 (ja) | 1985-03-13 | 1985-03-13 | デイジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120941B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63180212A (ja) * | 1987-01-21 | 1988-07-25 | Rohm Co Ltd | デイジタル発振器 |
| US5012198A (en) * | 1988-09-29 | 1991-04-30 | Mitsubishi Rayon Company, Ltd. | Digital PLL circuit having reduced lead-in time |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104329A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Phase synchronizing circuit |
-
1985
- 1985-03-13 JP JP60050005A patent/JPH07120941B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104329A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Phase synchronizing circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63180212A (ja) * | 1987-01-21 | 1988-07-25 | Rohm Co Ltd | デイジタル発振器 |
| US5012198A (en) * | 1988-09-29 | 1991-04-30 | Mitsubishi Rayon Company, Ltd. | Digital PLL circuit having reduced lead-in time |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120941B2 (ja) | 1995-12-20 |
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