JPH0519920A - バスフアイト防止回路 - Google Patents
バスフアイト防止回路Info
- Publication number
- JPH0519920A JPH0519920A JP3195978A JP19597891A JPH0519920A JP H0519920 A JPH0519920 A JP H0519920A JP 3195978 A JP3195978 A JP 3195978A JP 19597891 A JP19597891 A JP 19597891A JP H0519920 A JPH0519920 A JP H0519920A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- enable
- driver
- circuit
- bus driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02A—TECHNOLOGIES FOR ADAPTATION TO CLIMATE CHANGE
- Y02A30/00—Adapting or protecting infrastructure or their operation
- Y02A30/27—Relating to heating, ventilation or air conditioning [HVAC] technologies
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B30/00—Energy efficient heating, ventilation or air conditioning [HVAC]
- Y02B30/62—Absorption based systems
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 複数のバスドライバによるバスファイトをな
くしてバスドライバ間の貫通電流を防止する。 【構成】 制御信号発生回路２０により、同時に２以上
イネーブル信号がアクティブとなったことを検出し、こ
のとき、例えば入力信号が固定のバスドライバ２ｎ＋１
のみをイネーブルとする制御信号Ｓ1 〜Ｓn+1 を生成す
る。バス１０はこれにより、バスドライバ２ｎ＋１の固
定入力レベルにクランプされる。
くしてバスドライバ間の貫通電流を防止する。 【構成】 制御信号発生回路２０により、同時に２以上
イネーブル信号がアクティブとなったことを検出し、こ
のとき、例えば入力信号が固定のバスドライバ２ｎ＋１
のみをイネーブルとする制御信号Ｓ1 〜Ｓn+1 を生成す
る。バス１０はこれにより、バスドライバ２ｎ＋１の固
定入力レベルにクランプされる。
Description
【０００１】
【技術分野】本発明はバスファイト防止回路に関し、特
に夫々がイネーブル信号によりイネーブル状態に制御さ
れて対応する入力信号を共通バスへ導出するよう構成さ
れた複数のバスドライバを有するバスシステムのバスフ
ァイト防止回路に関する。
に夫々がイネーブル信号によりイネーブル状態に制御さ
れて対応する入力信号を共通バスへ導出するよう構成さ
れた複数のバスドライバを有するバスシステムのバスフ
ァイト防止回路に関する。
【０００２】
【従来技術】従来のバスシステム構成は、図７に示す様
に、入力信号１１〜１ｎを夫々入力し、対応するイネー
ブル信号３１〜３ｎにより夫々イネーブル状態に制御さ
れるバスドライバ２１〜２ｎと、これ等バスドライバ２
１〜２ｎの全出力により共通に駆動される共通バス１０
とを含んでいる。
に、入力信号１１〜１ｎを夫々入力し、対応するイネー
ブル信号３１〜３ｎにより夫々イネーブル状態に制御さ
れるバスドライバ２１〜２ｎと、これ等バスドライバ２
１〜２ｎの全出力により共通に駆動される共通バス１０
とを含んでいる。
【０００３】この様な従来のバス構成では、バスドライ
バ２１〜２ｎの各制御は、他のイネーブル信号の状態に
無関係にランダムに行えるようになっている。すなわ
ち、バス１０へのデータ転送が２つ以上のバスドライバ
により行われることがある。そのために、２箇所以上で
バスへ異なるデータが送出されると、バスファイトを生
じ、消費電流が増大してデバイスを破壊するという欠点
がある。
バ２１〜２ｎの各制御は、他のイネーブル信号の状態に
無関係にランダムに行えるようになっている。すなわ
ち、バス１０へのデータ転送が２つ以上のバスドライバ
により行われることがある。そのために、２箇所以上で
バスへ異なるデータが送出されると、バスファイトを生
じ、消費電流が増大してデバイスを破壊するという欠点
がある。
【０００４】
【発明の目的】そこで、本発明はかかる従来技術の欠点
を解消すべくなされたものであって、その目的とすると
ころは、同時に２以上のバスドライバがイネーブル状態
にならないようにしたバスファイト防止回路を提供する
ことにある。
を解消すべくなされたものであって、その目的とすると
ころは、同時に２以上のバスドライバがイネーブル状態
にならないようにしたバスファイト防止回路を提供する
ことにある。
【０００５】
【発明の構成】本発明によれば、夫々がイネーブル信号
によりイネーブル状態に制御されて対応する入力信号を
共通バスへ導出するよう構成された複数のバスドライバ
を有するシステムにおけるバスファイト防止回路であっ
て、前記複数のバスドライバの他に更に追加して設けら
れ、入力信号が固定され出力が前記共通バスに接続され
た追加バスドライバと、これ等全てのバスドライバへの
イネーブル信号を入力として前記イネーブル信号が択一
的にアクティブとなったときに対応するバスドライバへ
このアクティブとなったイネーブル信号を供給し、前記
イネーブル信号が２以上アクティブとなったときに予め
定められたバスドライバのみに前記アクティブとなった
イネーブル信号を供給するよう制御する制御手段とを有
することを特徴とするバスファイト防止回路が得られ
る。
によりイネーブル状態に制御されて対応する入力信号を
共通バスへ導出するよう構成された複数のバスドライバ
を有するシステムにおけるバスファイト防止回路であっ
て、前記複数のバスドライバの他に更に追加して設けら
れ、入力信号が固定され出力が前記共通バスに接続され
た追加バスドライバと、これ等全てのバスドライバへの
イネーブル信号を入力として前記イネーブル信号が択一
的にアクティブとなったときに対応するバスドライバへ
このアクティブとなったイネーブル信号を供給し、前記
イネーブル信号が２以上アクティブとなったときに予め
定められたバスドライバのみに前記アクティブとなった
イネーブル信号を供給するよう制御する制御手段とを有
することを特徴とするバスファイト防止回路が得られ
る。
【０００６】
【実施例】以下、図面を参照しつつ本発明の実施例を詳
述する。
述する。
【０００７】図１は本発明の実施例のブロック図であ
り、図７と同等部分は同一符号により示している。各バ
スドライバ２１〜２ｎのイネーブル信号３１〜３ｎは全
て制御信号発生回路２０へ入力され、論理演算処理が行
われてｎ＋１個の制御信号Ｓ1〜Ｓn+1 が生成される。
り、図７と同等部分は同一符号により示している。各バ
スドライバ２１〜２ｎのイネーブル信号３１〜３ｎは全
て制御信号発生回路２０へ入力され、論理演算処理が行
われてｎ＋１個の制御信号Ｓ1〜Ｓn+1 が生成される。
【０００８】制御信号のうちｎ本の信号Ｓ1 〜Ｓn はバ
スドライバ２１〜２ｎのイネーブル信号とされ、他の１
本の信号Ｓn+1 は追加されたバスドライバ２ｎ＋１のイ
ネーブル信号となっている。この追加バスドライバ２ｎ
＋１の入力信号は論理“０”または“１”に固定されて
いるものとする。
スドライバ２１〜２ｎのイネーブル信号とされ、他の１
本の信号Ｓn+1 は追加されたバスドライバ２ｎ＋１のイ
ネーブル信号となっている。この追加バスドライバ２ｎ
＋１の入力信号は論理“０”または“１”に固定されて
いるものとする。
【０００９】この制御信号発生回路２０により、同時に
２つ以上のイネーブル信号がアクティブになったとき
に、特定のバスドライバのみをイネーブルとする様な制
御信号Ｓ1 〜Ｓn+1 を生成するようになっている。この
制御信号発生回路２０の具体例が図２〜図６に夫々示さ
れている。
２つ以上のイネーブル信号がアクティブになったとき
に、特定のバスドライバのみをイネーブルとする様な制
御信号Ｓ1 〜Ｓn+1 を生成するようになっている。この
制御信号発生回路２０の具体例が図２〜図６に夫々示さ
れている。
【００１０】図２を参照すると、この回路はハイイネー
ブルの例であり、制御入力Ｄ1 〜Ｄn （３１〜３ｎ）の
加算を行う加算回路４１と、この加算出力が“１”のと
きには論理“１”を出力し、それ以外のときには論理
“０”を出力する比較回路５１とを含む。
ブルの例であり、制御入力Ｄ1 〜Ｄn （３１〜３ｎ）の
加算を行う加算回路４１と、この加算出力が“１”のと
きには論理“１”を出力し、それ以外のときには論理
“０”を出力する比較回路５１とを含む。
【００１１】更に、この比較出力によりオンオフされ、
対応するイネーブル信号Ｄ1 〜Ｄnを入力するアンドゲ
ート６１〜６ｎと、比較回路５１の出力の否定論理を出
力するノットゲート７１とを含み、各アンドゲート及び
ノットゲートの出力が制御信号Ｓ1 〜Ｓn+1 となってい
る。
対応するイネーブル信号Ｄ1 〜Ｄnを入力するアンドゲ
ート６１〜６ｎと、比較回路５１の出力の否定論理を出
力するノットゲート７１とを含み、各アンドゲート及び
ノットゲートの出力が制御信号Ｓ1 〜Ｓn+1 となってい
る。
【００１２】かかる構成において、制御入力Ｄ1 〜Ｄn
のうち１つのみが“１”となりアクティブとなると、加
算回路４１の出力は“１”となる。よって比較回路５１
の比較出力は“１”となるので、アンドゲート６１〜６
ｎはすべてオン状態となり、その結果、アクティブとな
っている制御信号が導出されて対応するバスドライバを
イネーブルとするのである。
のうち１つのみが“１”となりアクティブとなると、加
算回路４１の出力は“１”となる。よって比較回路５１
の比較出力は“１”となるので、アンドゲート６１〜６
ｎはすべてオン状態となり、その結果、アクティブとな
っている制御信号が導出されて対応するバスドライバを
イネーブルとするのである。
【００１３】制御信号が２つ以上アクティブになると、
比較回路５１の出力は“０”となるので、アンドゲート
６１〜６ｎは全てオフとなり、制御信号Ｄ1 〜Ｄn の全
ては出力されない。しかし、ノットゲート７１の出力Ｓ
n+1 のみは“１”となり、よって対応するバスドライバ
２ｎ＋１のみがイネーブルとされる。
比較回路５１の出力は“０”となるので、アンドゲート
６１〜６ｎは全てオフとなり、制御信号Ｄ1 〜Ｄn の全
ては出力されない。しかし、ノットゲート７１の出力Ｓ
n+1 のみは“１”となり、よって対応するバスドライバ
２ｎ＋１のみがイネーブルとされる。
【００１４】尚、全ての制御信号が“０”であれば、比
較回路５１の出力は“０”となり、よって、前述の制御
信号が２つ以上アクティブとなったときと同様に、入力
信号が固定されたバスドライバ２ｎ＋１のみをイネーブ
ルとし、バス１０の電位を当該固定入力電位にクランプ
するようにしている。
較回路５１の出力は“０”となり、よって、前述の制御
信号が２つ以上アクティブとなったときと同様に、入力
信号が固定されたバスドライバ２ｎ＋１のみをイネーブ
ルとし、バス１０の電位を当該固定入力電位にクランプ
するようにしている。
【００１５】図３を参照すると、この回路はローイネー
ブルの例であり、よって、図２のアンドゲートの代りに
オアゲート８１〜８ｎを使用し、比較回路５２は加算回
路４１の加算結果が“ｎ−１”のとき論理“０”を出力
し、それ以外のとき“１”を出力する。他の構成は図２
のそれと同一である。
ブルの例であり、よって、図２のアンドゲートの代りに
オアゲート８１〜８ｎを使用し、比較回路５２は加算回
路４１の加算結果が“ｎ−１”のとき論理“０”を出力
し、それ以外のとき“１”を出力する。他の構成は図２
のそれと同一である。
【００１６】かかる構成において、制御信号３１〜３ｎ
の１つのみが“０”となってアクティブになると、加算
回路４１の加算結果は“ｎ−１”となり、よって比較回
路５２の出力は“０”となる。従って、オアゲート８１
〜８ｎの全てはオン状態となり、アクティブとなってい
る制御信号を導出して、対応するバスドライバが択一的
にイネーブルとされるのである。
の１つのみが“０”となってアクティブになると、加算
回路４１の加算結果は“ｎ−１”となり、よって比較回
路５２の出力は“０”となる。従って、オアゲート８１
〜８ｎの全てはオン状態となり、アクティブとなってい
る制御信号を導出して、対応するバスドライバが択一的
にイネーブルとされるのである。
【００１７】それ以外は、比較回路５２の出力は“１”
であるので、オアゲート８１〜８ｎの全てはオフとな
り、ノットゲート７１の出力Ｓn+1 のみ“０”となり、
ローアクティブとなる。よって、入力が固定されたバス
ドライバ２ｎ＋１のみがイネーブルとされることは図２
の例と同じである。
であるので、オアゲート８１〜８ｎの全てはオフとな
り、ノットゲート７１の出力Ｓn+1 のみ“０”となり、
ローアクティブとなる。よって、入力が固定されたバス
ドライバ２ｎ＋１のみがイネーブルとされることは図２
の例と同じである。
【００１８】図４を参照すると、本例はハイイネーブル
回路である。半加算器９１〜９ｎはｎ段の縦続構成であ
り、初段の半加算器９１の入力Ａは“０”、入力Ｂは制
御信号Ｄ1 となっている。次段以降は、前段出力Ｓが入
力Ａとなり、入力Ｂに対応する制御信号Ｄi が印加され
る。
回路である。半加算器９１〜９ｎはｎ段の縦続構成であ
り、初段の半加算器９１の入力Ａは“０”、入力Ｂは制
御信号Ｄ1 となっている。次段以降は、前段出力Ｓが入
力Ａとなり、入力Ｂに対応する制御信号Ｄi が印加され
る。
【００１９】各キャリィ出力Ｃはノアゲート101 の入力
とされ、このノアゲート出力がアンドゲート６１〜６ｎ
及びノットゲート７１の各入力となり、他は図２，３の
例と同一である。
とされ、このノアゲート出力がアンドゲート６１〜６ｎ
及びノットゲート７１の各入力となり、他は図２，３の
例と同一である。
【００２０】かかる構成おいて、制御信号Ｄ1 〜Ｄn が
２つ以上“１”になると、いずれかの半加算器のキャリ
ティ出力Ｃは“１”になり、よってノアゲート101 の出
力は“０”となる。そのために全てのアンドゲート６１
〜６ｎはオフとなり、ノットゲート７１の出力のみが
“１”となって、入力が固定されたバスドライバ２ｎ＋
１のみがイネーブルとされる。
２つ以上“１”になると、いずれかの半加算器のキャリ
ティ出力Ｃは“１”になり、よってノアゲート101 の出
力は“０”となる。そのために全てのアンドゲート６１
〜６ｎはオフとなり、ノットゲート７１の出力のみが
“１”となって、入力が固定されたバスドライバ２ｎ＋
１のみがイネーブルとされる。
【００２１】図５を参照すると、ハイイネーブルの回路
例であり、一方の入力として制御信号Ｄ1 〜Ｄn の対応
する制御信号を入力とし、他方の入力として１段目には
“０”を２段目以降には前段からの論理和出力を夫々入
力とするオアゲート181 〜18n と、１段目では“０”を
入力とし、２段目以降は前段からのオアゲート181 〜18
n の出力を入力とするノットゲート171 〜17n+1 とを含
む。
例であり、一方の入力として制御信号Ｄ1 〜Ｄn の対応
する制御信号を入力とし、他方の入力として１段目には
“０”を２段目以降には前段からの論理和出力を夫々入
力とするオアゲート181 〜18n と、１段目では“０”を
入力とし、２段目以降は前段からのオアゲート181 〜18
n の出力を入力とするノットゲート171 〜17n+1 とを含
む。
【００２２】そして、各ノットゲート171 〜17n の出力
が対応するアンドゲート６１〜６ｎの制御入力となって
いる。尚、ノットゲート17n+1 の出力はそのまま信号Ｓ
n+1となっている。
が対応するアンドゲート６１〜６ｎの制御入力となって
いる。尚、ノットゲート17n+1 の出力はそのまま信号Ｓ
n+1となっている。
【００２３】制御信号Ｄ1 〜Ｄn が２つ以上“１”にな
ると、Ｄ1 ＞Ｄ2 ＞…＞Ｄn となるような優先順位を各
オアゲートにより付与しておき、１つだけイネーブル信
号を発生させ、全てが“０”のときは入力信号が固定さ
れたバスドライバ２ｎ＋１のみをイネーブルとする構成
である。
ると、Ｄ1 ＞Ｄ2 ＞…＞Ｄn となるような優先順位を各
オアゲートにより付与しておき、１つだけイネーブル信
号を発生させ、全てが“０”のときは入力信号が固定さ
れたバスドライバ２ｎ＋１のみをイネーブルとする構成
である。
【００２４】図６を参照すると、ローイネーブルの回路
例であり、図５のオアゲート181 〜18n の代りにアンド
ゲート３６１〜３６ｎを用い、図５のアンドゲート６１
〜６ｎの代りにオアゲート８１〜８ｎを用いている。他
の構成は図５のそれと同一であり、また動作についても
同じである。
例であり、図５のオアゲート181 〜18n の代りにアンド
ゲート３６１〜３６ｎを用い、図５のアンドゲート６１
〜６ｎの代りにオアゲート８１〜８ｎを用いている。他
の構成は図５のそれと同一であり、また動作についても
同じである。
【００２５】
【発明の効果】以上述べた如く、本発明によれば、バス
ドライバ用のイネーブル信号が２つ以上アクティブにな
ったことを検出してある１つのバスドライバのみを択一
的にイネーブル制御するようにしたので、２つ以上のバ
スドライバが同時にイネーブルされることがなくなり、
バスドライバ間の貫通電流を防止することが可能となる
という効果がある。
ドライバ用のイネーブル信号が２つ以上アクティブにな
ったことを検出してある１つのバスドライバのみを択一
的にイネーブル制御するようにしたので、２つ以上のバ
スドライバが同時にイネーブルされることがなくなり、
バスドライバ間の貫通電流を防止することが可能となる
という効果がある。
【図１】本発明の原理を示すブロック図である。
【図２】図１の制御信号発生回路の一例を示す回路図で
ある。
ある。
【図３】図１の制御信号発生回路の他の例を示す回路図
である。
である。
【図４】図１の制御信号発生回路の更に他の例を示す回
路図である。
路図である。
【図５】図１の制御信号発生回路の別の例を示す回路図
である。
である。
【図６】図１の制御信号発生回路の更に別の例を示す回
路図である。
路図である。
【図７】従来のバスシステムの構成図である。
１０ バス
２０ 制御信号発生回路
２１〜２ｎ＋１ バスドライバ
Claims (3)
- 【請求項１】 夫々がイネーブル信号によりイネーブル
状態に制御されて対応する入力信号を共通バスへ導出す
るよう構成された複数のバスドライバを有するシステム
におけるバスファイト防止回路であって、前記複数のバ
スドライバの他に更に追加して設けられ、入力信号が固
定され出力が前記共通バスに接続された追加バスドライ
バと、これ等全てのバスドライバへのイネーブル信号を
入力として前記イネーブル信号が択一的にアクティブと
なったときに対応するバスドライバへこのアクティブと
なったイネーブル信号を供給し、前記イネーブル信号が
２以上アクティブとなったときに予め定められたバスド
ライバのみに前記アクティブとなったイネーブル信号を
供給するよう制御する制御手段とを有することを特徴と
するバスファイト防止回路。 - 【請求項２】 前記予め定められたバスドライバは前記
追加バスドライバであることを特徴とする請求項１記載
のバスファイト防止回路。 - 【請求項３】 前記予め定められたバスドライバは、優
先順位が高い方のバスドライバであることを特徴とする
請求項１記載のバスファイト防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195978A JPH0519920A (ja) | 1991-07-10 | 1991-07-10 | バスフアイト防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195978A JPH0519920A (ja) | 1991-07-10 | 1991-07-10 | バスフアイト防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519920A true JPH0519920A (ja) | 1993-01-29 |
Family
ID=16350174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195978A Pending JPH0519920A (ja) | 1991-07-10 | 1991-07-10 | バスフアイト防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519920A (ja) |
-
1991
- 1991-07-10 JP JP3195978A patent/JPH0519920A/ja active Pending
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