JPH05199255A - 電子クロスポイントスイッチ装置 - Google Patents
電子クロスポイントスイッチ装置Info
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- JPH05199255A JPH05199255A JP695992A JP695992A JPH05199255A JP H05199255 A JPH05199255 A JP H05199255A JP 695992 A JP695992 A JP 695992A JP 695992 A JP695992 A JP 695992A JP H05199255 A JPH05199255 A JP H05199255A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- H04L49/00—Packet switching elements
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- H04L49/15—Interconnection of switching modules
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- H04L49/00—Packet switching elements
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- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/255—Control mechanisms for ATM switching fabrics
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- H04L49/00—Packet switching elements
- H04L49/40—Constructional details, e.g. power supply, mechanical construction or backplane
- H04L49/405—Physical details, e.g. power supply, mechanical construction or backplane of ATM switches
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- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【構成】 通信における非同期転送モード（ＡＴＭ）セ
ルの伝送のために、ＩＳＤＮにおける交換機に適用され
る改善されたクロスポイントＬＳＩが開示される。クロ
スポイントスイッチＬＳＩは、行および列に配設された
多数の単位スイッチセルを備える。１つの単位スイッチ
セルがオンするとき、単位スイッチセルは入力データ線
対上の差動データ信号に応答して出力データ線対を差動
的に駆動する。 【効果】 単位スイッチセルが差動的に動作することに
よりＡＴＭセルのデータ信号が伝送されるので、信号伝
送速度が改善される。
ルの伝送のために、ＩＳＤＮにおける交換機に適用され
る改善されたクロスポイントＬＳＩが開示される。クロ
スポイントスイッチＬＳＩは、行および列に配設された
多数の単位スイッチセルを備える。１つの単位スイッチ
セルがオンするとき、単位スイッチセルは入力データ線
対上の差動データ信号に応答して出力データ線対を差動
的に駆動する。 【効果】 単位スイッチセルが差動的に動作することに
よりＡＴＭセルのデータ信号が伝送されるので、信号伝
送速度が改善される。
Description
【０００１】
【産業上の利用分野】この発明は、一般に通信における
電子クロスポイントスイッチ装置に関し、特に、電子ク
ロスポイントスイッチ装置における信号伝送速度の改善
に関する。
電子クロスポイントスイッチ装置に関し、特に、電子ク
ロスポイントスイッチ装置における信号伝送速度の改善
に関する。
【０００２】
【従来の技術】近年、サービス総合デジタル網（以下
「ＩＳＤＮ」と言う）における非同期転送モード（以下
「ＡＴＭ」と言う）への期待がますます高まってきてい
る。ＡＴＭは、様々な伝送速度のそして様々な変換モー
ドの通信サービスにも適用され得るネットワークとして
知られる。
「ＩＳＤＮ」と言う）における非同期転送モード（以下
「ＡＴＭ」と言う）への期待がますます高まってきてい
る。ＡＴＭは、様々な伝送速度のそして様々な変換モー
ドの通信サービスにも適用され得るネットワークとして
知られる。
【０００３】図１１は、ＡＴＭを用いた通信システムの
概念を示す概念図である。図１１を参照して、ユーザ端
末２０１は、加入者線を介してＩＳＤＮネットワーク２
００内のＡＴＭ交換機２０２に接続される。ＡＴＭで
は、伝送されるべき一連のデータが「ＡＴＭセル」と呼
ばれる短いデータブロックに分割される。各ＡＴＭセル
は、予め定められた周期で繰返されるタイムスロット内
に挿入され、かつ伝送される。各ＡＴＭセルは、行先ア
ドレスを含むヘッダ部ＨＤと、伝送されるべきデータを
含むデータ部ＤＴとを含む。１つのＡＴＭセルは、合計
５３バイトのデータ長さを有する。
概念を示す概念図である。図１１を参照して、ユーザ端
末２０１は、加入者線を介してＩＳＤＮネットワーク２
００内のＡＴＭ交換機２０２に接続される。ＡＴＭで
は、伝送されるべき一連のデータが「ＡＴＭセル」と呼
ばれる短いデータブロックに分割される。各ＡＴＭセル
は、予め定められた周期で繰返されるタイムスロット内
に挿入され、かつ伝送される。各ＡＴＭセルは、行先ア
ドレスを含むヘッダ部ＨＤと、伝送されるべきデータを
含むデータ部ＤＴとを含む。１つのＡＴＭセルは、合計
５３バイトのデータ長さを有する。
【０００４】図１２を参照して、ＡＴＭ交換機２０２
は、入線２４１，２４２，…と、出線２５１，２５２，
…とを含む。入線２４１，２４２…は、たとえば加入者
線を介してユーザ端末に接続される。出線２５１，２５
２，…は、データの行先の装置に接続されることにな
る。ＡＴＭ交換機２０２は、各入線２４１，２４２，…
を介してＡＴＭセルをシリアルに受け、ＡＴＭセルのヘ
ッダ部ＨＤ内の行先アドレスに応答して、そのＡＴＭセ
ルを出線２５１，２５２，…の１本に選択的に出力す
る。上記の交換動作は、ＡＴＭセル毎に行なわれる。
は、入線２４１，２４２，…と、出線２５１，２５２，
…とを含む。入線２４１，２４２…は、たとえば加入者
線を介してユーザ端末に接続される。出線２５１，２５
２，…は、データの行先の装置に接続されることにな
る。ＡＴＭ交換機２０２は、各入線２４１，２４２，…
を介してＡＴＭセルをシリアルに受け、ＡＴＭセルのヘ
ッダ部ＨＤ内の行先アドレスに応答して、そのＡＴＭセ
ルを出線２５１，２５２，…の１本に選択的に出力す
る。上記の交換動作は、ＡＴＭセル毎に行なわれる。
【０００５】図１３は、従来のＡＴＭ交換機のブロック
図である。図１３に示したＡＴＭ交換機は、1990 IEEE
International Solid-State Circuits ConfereneのDIGE
ST OF TECHNICAL PAPERS pp.30-31 において記載されて
いる。図１３を参照して、パケットバッファ２３１ない
し２３ｍは、伝送されるべきＡＴＭセルをそれぞれ受け
る。パケットバッファ２３１ないし２３ｍにより一旦保
持されたＡＴＭセルは、入線２１１ないし２１ｍを介し
てクロスポイントスイッチＬＳＩ（クロスポイントスイ
ッチ装置）２２０に与えられる。スケジューリングモジ
ュール２３０は、パケットバッファ２３１ないし２３ｍ
内のＡＴＭセルからクロスポイントスイッチＬＳＩ２２
０のためのスイッチング制御データを受ける。すなわ
ち、スケジューリングモジュール２３０は、ＡＴＭセル
内のヘッダ部ＨＤ中の行先アドレスを参照して、スイッ
チング制御データＳＣＤをクロスポイントスイッチＬＳ
Ｉ２２０に与える。
図である。図１３に示したＡＴＭ交換機は、1990 IEEE
International Solid-State Circuits ConfereneのDIGE
ST OF TECHNICAL PAPERS pp.30-31 において記載されて
いる。図１３を参照して、パケットバッファ２３１ない
し２３ｍは、伝送されるべきＡＴＭセルをそれぞれ受け
る。パケットバッファ２３１ないし２３ｍにより一旦保
持されたＡＴＭセルは、入線２１１ないし２１ｍを介し
てクロスポイントスイッチＬＳＩ（クロスポイントスイ
ッチ装置）２２０に与えられる。スケジューリングモジ
ュール２３０は、パケットバッファ２３１ないし２３ｍ
内のＡＴＭセルからクロスポイントスイッチＬＳＩ２２
０のためのスイッチング制御データを受ける。すなわ
ち、スケジューリングモジュール２３０は、ＡＴＭセル
内のヘッダ部ＨＤ中の行先アドレスを参照して、スイッ
チング制御データＳＣＤをクロスポイントスイッチＬＳ
Ｉ２２０に与える。
【０００６】クロスポイントスイッチＬＳＩ２２０は、
スイッチング制御データＳＣＤに応答して、各タイムス
ロット毎に、１本の入線と１本の出線との間を選択的に
接続する。したがって、入線２１１ないし２１ｍ上のＡ
ＴＭセルは、それらの中に含まれている行先アドレスに
従って、出線２２１ないし２２ｎに導かれる。
スイッチング制御データＳＣＤに応答して、各タイムス
ロット毎に、１本の入線と１本の出線との間を選択的に
接続する。したがって、入線２１１ないし２１ｍ上のＡ
ＴＭセルは、それらの中に含まれている行先アドレスに
従って、出線２２１ないし２２ｎに導かれる。
【０００７】図１４は、従来のクロスポイントスイッチ
ＬＳＩのブロック図である。図１４を参照して、クロス
ポイントスイッチＬＳＩ３００は、ｍ行およびｎ列に配
設された単位スイッチセル１０５を備えたスイッチセル
マトリクス１０６と、入線２１１ないし２１ｍに接続さ
れた入力データレジスタ１０１と、出線２２１ないし２
２ｎに接続された出力データレジスタ１０２と、スイッ
チング制御データを保持するスイッチ制御レジスタ１０
４と、行選択デコーダ１０３とを含む。
ＬＳＩのブロック図である。図１４を参照して、クロス
ポイントスイッチＬＳＩ３００は、ｍ行およびｎ列に配
設された単位スイッチセル１０５を備えたスイッチセル
マトリクス１０６と、入線２１１ないし２１ｍに接続さ
れた入力データレジスタ１０１と、出線２２１ないし２
２ｎに接続された出力データレジスタ１０２と、スイッ
チング制御データを保持するスイッチ制御レジスタ１０
４と、行選択デコーダ１０３とを含む。
【０００８】１つの単位スイッチセル１０５は、マスタ
ラッチ回路１１０と、スレーブラッチ回路１１１と、ト
ライステートバッファ１０９とを備える。マスタラッチ
回路１１０は、現在のタイムスロットにおけるスイッチ
制御信号ＣＮＴを保持する。一方、スレーブラッチ回路
１１１は、次のタイムスロットにおけるスイッチ制御信
号を保持する。トライステートバッファ１０９は、マス
タラッチ回路１１０内にラッチされた現在のスイッチ制
御信号ＣＮＴに応答して、入力データ線１０７と出力デ
ータ線１０８との間を電気的に接続する。
ラッチ回路１１０と、スレーブラッチ回路１１１と、ト
ライステートバッファ１０９とを備える。マスタラッチ
回路１１０は、現在のタイムスロットにおけるスイッチ
制御信号ＣＮＴを保持する。一方、スレーブラッチ回路
１１１は、次のタイムスロットにおけるスイッチ制御信
号を保持する。トライステートバッファ１０９は、マス
タラッチ回路１１０内にラッチされた現在のスイッチ制
御信号ＣＮＴに応答して、入力データ線１０７と出力デ
ータ線１０８との間を電気的に接続する。
【０００９】図１５は、図１４に示したスイッチセルマ
トリクス１０６の回路ブロック図である。図１５を参照
して、スイッチセルは、ｍ行およびｎ列に配設されてい
る。たとえば、１つのスイッチセル１０５は、入力デー
タ線１０７および出力データ線１０８に接続される。ｍ
本の入力データ線は行方向に配置されており、入力デー
タレジスタ１０１内の対応する入力ラッチ回路にそれぞ
れ接続される。ｎ本の出力データ線は列方向に配置され
ており、出力データレジスタ１０２内の対応する出力ラ
ッチ回路にそれぞれ接続される。
トリクス１０６の回路ブロック図である。図１５を参照
して、スイッチセルは、ｍ行およびｎ列に配設されてい
る。たとえば、１つのスイッチセル１０５は、入力デー
タ線１０７および出力データ線１０８に接続される。ｍ
本の入力データ線は行方向に配置されており、入力デー
タレジスタ１０１内の対応する入力ラッチ回路にそれぞ
れ接続される。ｎ本の出力データ線は列方向に配置され
ており、出力データレジスタ１０２内の対応する出力ラ
ッチ回路にそれぞれ接続される。
【００１０】図１６は、従来の単位スイッチセルの回路
図である。図１６を参照して、このスイッチセルは、ト
ライステートバッファ１０９と、スレーブラッチ回路１
１０と、マスタラッチ回路１１１とを含む。トライステ
ートバッファ１０９は、電源電位ＶDDと接地電位Ｖssと
の間に直列に接続されたＮＭＯＳトランジスタ１２０お
よび１２１と、２つのＮＯＲゲート１２２および１２３
とを備える。
図である。図１６を参照して、このスイッチセルは、ト
ライステートバッファ１０９と、スレーブラッチ回路１
１０と、マスタラッチ回路１１１とを含む。トライステ
ートバッファ１０９は、電源電位ＶDDと接地電位Ｖssと
の間に直列に接続されたＮＭＯＳトランジスタ１２０お
よび１２１と、２つのＮＯＲゲート１２２および１２３
とを備える。
【００１１】トライステートバッファ１０９は次のよう
に動作する。まず、スレーブラッチ回路１１０が低レベ
ルのスイッチ制御信号ＣＮＴを保持しているとき、トラ
イステートバッファ１０９は入力データ線１０７と出力
データ線１０８との間を電気的に接続する。すなわち、
入力データ線１０７が高レベルであるとき、出力データ
線１０８は低レベルになる。他方、入力データ線１０７
が低レベルであるとき、出力データ線１０８は高レベル
になる。言換えると、入力データ線１０７上のデータが
出力データ線１０８へ伝送される。
に動作する。まず、スレーブラッチ回路１１０が低レベ
ルのスイッチ制御信号ＣＮＴを保持しているとき、トラ
イステートバッファ１０９は入力データ線１０７と出力
データ線１０８との間を電気的に接続する。すなわち、
入力データ線１０７が高レベルであるとき、出力データ
線１０８は低レベルになる。他方、入力データ線１０７
が低レベルであるとき、出力データ線１０８は高レベル
になる。言換えると、入力データ線１０７上のデータが
出力データ線１０８へ伝送される。
【００１２】スレーブラッチ回路１１０が高レベルのス
イッチ制御信号ＣＮＴを保持しているとき、入力データ
線１０７と出力データ線１０８との間は電気的に接続さ
れない。すなわち、トランジスタ１２０および１２１の
両方がオフするので、トライステートバッファ１０９の
出力に対し出力データ線１０８が高インピーダンス状態
にもたらされる。言換えると、入力データ線１０７上の
データは出力データ線１０８へ伝送されない。
イッチ制御信号ＣＮＴを保持しているとき、入力データ
線１０７と出力データ線１０８との間は電気的に接続さ
れない。すなわち、トランジスタ１２０および１２１の
両方がオフするので、トライステートバッファ１０９の
出力に対し出力データ線１０８が高インピーダンス状態
にもたらされる。言換えると、入力データ線１０７上の
データは出力データ線１０８へ伝送されない。
【００１３】トライステートバッファ１０９を制御する
ためのスイッチ制御信号ＣＮＴへの供与は、次のように
行なわれる。図１７を参照して、今、タイムスロットＴ
Ｓ１ないしＴＳ４内の４つのＡＴＭセルＡＣ１ないしＡ
Ｃ４が、図１２に示したようなＡＴＭ交換機２０２の入
線２４１，２４２，…に与えられるものと仮定する。各
ＡＴＭセル内のヘッダ部ＨＤに含まれている行先アドレ
スに基づいて、スイッチ制御レジスタ１０４（図１４に
示される）は、スイッチ制御信号を一旦保持する。
ためのスイッチ制御信号ＣＮＴへの供与は、次のように
行なわれる。図１７を参照して、今、タイムスロットＴ
Ｓ１ないしＴＳ４内の４つのＡＴＭセルＡＣ１ないしＡ
Ｃ４が、図１２に示したようなＡＴＭ交換機２０２の入
線２４１，２４２，…に与えられるものと仮定する。各
ＡＴＭセル内のヘッダ部ＨＤに含まれている行先アドレ
スに基づいて、スイッチ制御レジスタ１０４（図１４に
示される）は、スイッチ制御信号を一旦保持する。
【００１４】まず、タイムスロットＴＳ１において、図
１７に示すように、スレーブラッチ回路１１０がスイッ
チ制御信号ＣＮＴ１をラッチしており、かつマスタラッ
チ回路１１１がスイッチ制御信号ＣＮＴ２を保持してい
るものと仮定する。すなわち、スレーブラッチ回路１１
０が現在のスイッチ制御信号ＣＮＴ１を出力するので、
トライステートバッファ１０９は信号ＣＮＴ１に応答し
て、入力データ線１０７と出力データ線１０８との間を
接続する。したがって、入力データ線１０７上のＡＴＭ
セルＡＣ１が出力データ線１０８上に与えられる。
１７に示すように、スレーブラッチ回路１１０がスイッ
チ制御信号ＣＮＴ１をラッチしており、かつマスタラッ
チ回路１１１がスイッチ制御信号ＣＮＴ２を保持してい
るものと仮定する。すなわち、スレーブラッチ回路１１
０が現在のスイッチ制御信号ＣＮＴ１を出力するので、
トライステートバッファ１０９は信号ＣＮＴ１に応答し
て、入力データ線１０７と出力データ線１０８との間を
接続する。したがって、入力データ線１０７上のＡＴＭ
セルＡＣ１が出力データ線１０８上に与えられる。
【００１５】次のタイムスロットＴＳ２において、アッ
プデート信号ＵＤが信号線１１４を介して与えられるの
で、スレーブラッチ回路１１０はマスタラッチ回路１１
１に保持されているスイッチ制御信号ＣＮＴ２を保持す
る。一方、マスタラッチ回路１１１は、行選択デコーダ
１０３（図１４に示される）から与えられる選択信号Ｓ
ＥＬに応答して、信号線１１３上の新しいスイッチ制御
信号ＣＮＴ３を保持する。したがって、タイムスロット
ＴＳ２において、トライステートバッファ１０９は、ス
レーブラッチ回路１１０において保持されたスイッチ制
御信号ＣＮＴ２に応答して、入力データ線１０７と出力
データ線１００との間を接続する。その結果、入力デー
タ線１０７上のＡＴＭセルＡＣ２が出力データ線１０８
上に与えられる。
プデート信号ＵＤが信号線１１４を介して与えられるの
で、スレーブラッチ回路１１０はマスタラッチ回路１１
１に保持されているスイッチ制御信号ＣＮＴ２を保持す
る。一方、マスタラッチ回路１１１は、行選択デコーダ
１０３（図１４に示される）から与えられる選択信号Ｓ
ＥＬに応答して、信号線１１３上の新しいスイッチ制御
信号ＣＮＴ３を保持する。したがって、タイムスロット
ＴＳ２において、トライステートバッファ１０９は、ス
レーブラッチ回路１１０において保持されたスイッチ制
御信号ＣＮＴ２に応答して、入力データ線１０７と出力
データ線１００との間を接続する。その結果、入力デー
タ線１０７上のＡＴＭセルＡＣ２が出力データ線１０８
上に与えられる。
【００１６】各タイムスロット毎に上記の動作が繰返さ
れることにより、入力データ線上のＡＴＭセルが出力デ
ータ線上に与えられることになる。上記の説明では、２
つのタイムスロットＴＳ１およびＴＳ２においてＡＴＭ
セルＡＣ１およびＡＣ２が同じ入力データ線１０７と出
力データ線１０８との間で伝送される例が示されたが、
もし、ＡＴＭセルＡＣ２内の行先アドレスがＡＴＭセル
ＡＣ１内の行先アドレスと異なっている場合では、図１
６に示したトライステートバッファ１０９がオフし、別
の行におけるトライステートバッファがオンする。その
結果、他の行における入力データ線上のＡＴＭセルが出
力データ線１０８上に与えられる。
れることにより、入力データ線上のＡＴＭセルが出力デ
ータ線上に与えられることになる。上記の説明では、２
つのタイムスロットＴＳ１およびＴＳ２においてＡＴＭ
セルＡＣ１およびＡＣ２が同じ入力データ線１０７と出
力データ線１０８との間で伝送される例が示されたが、
もし、ＡＴＭセルＡＣ２内の行先アドレスがＡＴＭセル
ＡＣ１内の行先アドレスと異なっている場合では、図１
６に示したトライステートバッファ１０９がオフし、別
の行におけるトライステートバッファがオンする。その
結果、他の行における入力データ線上のＡＴＭセルが出
力データ線１０８上に与えられる。
【００１７】
【発明が解決しようとする課題】図１６に示した単位ス
イッチセルがクロスポイントＬＳＩにおいて用いられる
場合では、次のような問題が生じている。まず、トライ
ステートバッファ１０９の動作速度が遅いことが指摘さ
れる。すなわち、出力データ線１０８を駆動するための
出力電圧は、トランジスタ１２０および１２１のゲート
電圧ＶＧ１およびＶＧ２に応答して出力される。入力デ
ータ線１０７はＭＯＳレベルの範囲、すなわち０ボルト
ないし５ボルトの範囲で変化されるので、出力データ線
１０８を高速に駆動することができなかった。
イッチセルがクロスポイントＬＳＩにおいて用いられる
場合では、次のような問題が生じている。まず、トライ
ステートバッファ１０９の動作速度が遅いことが指摘さ
れる。すなわち、出力データ線１０８を駆動するための
出力電圧は、トランジスタ１２０および１２１のゲート
電圧ＶＧ１およびＶＧ２に応答して出力される。入力デ
ータ線１０７はＭＯＳレベルの範囲、すなわち０ボルト
ないし５ボルトの範囲で変化されるので、出力データ線
１０８を高速に駆動することができなかった。
【００１８】これに加えて、一般に１つのＮＯＲゲート
を構成するためには４つのＭＯＳトランジスタが必要と
なり、その結果、図１６に示したトライステートバッフ
ァ１０９は、合計１０個のＭＯＳトランジスタを必要と
する。このことは、クロスポイントスイッチＬＳＩの半
導体基板上の占有面積を増加させる。言換えると、クロ
スポイントスイッチＬＳＩの集積度が低められ、スイッ
チング可能な回線の数が制限されていた。
を構成するためには４つのＭＯＳトランジスタが必要と
なり、その結果、図１６に示したトライステートバッフ
ァ１０９は、合計１０個のＭＯＳトランジスタを必要と
する。このことは、クロスポイントスイッチＬＳＩの半
導体基板上の占有面積を増加させる。言換えると、クロ
スポイントスイッチＬＳＩの集積度が低められ、スイッ
チング可能な回線の数が制限されていた。
【００１９】この発明は、上記の課題を解決するために
なされたもので、電子クロスポイントスイッチ装置にお
いて、信号伝送速度を改善することを目的とする。
なされたもので、電子クロスポイントスイッチ装置にお
いて、信号伝送速度を改善することを目的とする。
【００２０】この発明のもう１つの目的は、電子クロス
ポイントスイッチ装置の半導体基板上の集積度を高める
ことである。
ポイントスイッチ装置の半導体基板上の集積度を高める
ことである。
【００２１】
【課題を解決するための手段】請求項１の発明にかかる
電子クロスポイントスイッチ装置は、行方向に配設さ
れ、複数の差動入力データ信号をそれぞれ伝送する複数
の入力データ線対と、列方向に配設され、複数の差動出
力データ信号をそれぞれ伝送する複数の出力データ線対
と、行および列に配設され、複数の入力データ線対上の
１つの差動信号を複数の出力データ線対の１つに選択的
に与える複数のスイッチングセルとを含む。各スイッチ
ングセルは、対応する１つの入力データ線対と対応する
１つの出力データ線対との間の接続を制御するためのス
イッチング制御信号を記憶するスイッチング制御信号記
憶手段と、対応する１つの入力データ線対における差動
電位に応答して、対応する１つの出力データ線対を差動
的に駆動する差動的駆動手段と、スイッチング制御信号
記憶手段内に記憶されたスイッチング制御信号に応答し
て、差動的駆動手段を能動化する能動化手段とを備え
る。
電子クロスポイントスイッチ装置は、行方向に配設さ
れ、複数の差動入力データ信号をそれぞれ伝送する複数
の入力データ線対と、列方向に配設され、複数の差動出
力データ信号をそれぞれ伝送する複数の出力データ線対
と、行および列に配設され、複数の入力データ線対上の
１つの差動信号を複数の出力データ線対の１つに選択的
に与える複数のスイッチングセルとを含む。各スイッチ
ングセルは、対応する１つの入力データ線対と対応する
１つの出力データ線対との間の接続を制御するためのス
イッチング制御信号を記憶するスイッチング制御信号記
憶手段と、対応する１つの入力データ線対における差動
電位に応答して、対応する１つの出力データ線対を差動
的に駆動する差動的駆動手段と、スイッチング制御信号
記憶手段内に記憶されたスイッチング制御信号に応答し
て、差動的駆動手段を能動化する能動化手段とを備え
る。
【００２２】請求項２の発明にかかる電子クロスポイン
トスイッチ装置は、行方向に配設され、複数の入力デー
タ信号をそれぞれ伝送する複数の入力データ線と、列方
向に配設され、複数の出力データ信号をそれぞれ伝送す
る複数の出力データ線と、行および列に配設され、複数
の入力データ線の１本上の信号を複数の出力データ線の
１本に選択的に与える複数のスイッチングセルとを含
む。各スイッチングセルは、対応する１本の入力データ
線と対応する１本の出力データ線との間の接続を制御す
るためのスイッチング制御信号を記憶するスイッチング
制御信号記憶手段と、対応する１本の入力データ線上の
信号に応答して、対応する１本の出力データ線にＴＴＬ
レベルによって規定される出力データ信号を与える出力
データ信号供与手段とを備える。スイッチング制御信号
記憶手段が能動化を示すスイッチング制御信号を記憶し
ているとき、出力データ信号供与手段は、対応する１本
の入力データ線上の信号に応答して、第１および第２の
優先的論理信号を出力データ信号として出力する。スイ
ッチング制御信号記憶手段が不能化を示すスイッチング
制御信号を記憶しているとき、出力データ信号供与手段
は、対応する１本の入力データ線上の信号に応答して、
第１および第２の非優先的論理信号を出力データ信号と
して出力する。複数の出力データ線の電位は、スイッチ
ング制御信号記憶手段から出力される第１および第２の
優先的論理信号により決定される。
トスイッチ装置は、行方向に配設され、複数の入力デー
タ信号をそれぞれ伝送する複数の入力データ線と、列方
向に配設され、複数の出力データ信号をそれぞれ伝送す
る複数の出力データ線と、行および列に配設され、複数
の入力データ線の１本上の信号を複数の出力データ線の
１本に選択的に与える複数のスイッチングセルとを含
む。各スイッチングセルは、対応する１本の入力データ
線と対応する１本の出力データ線との間の接続を制御す
るためのスイッチング制御信号を記憶するスイッチング
制御信号記憶手段と、対応する１本の入力データ線上の
信号に応答して、対応する１本の出力データ線にＴＴＬ
レベルによって規定される出力データ信号を与える出力
データ信号供与手段とを備える。スイッチング制御信号
記憶手段が能動化を示すスイッチング制御信号を記憶し
ているとき、出力データ信号供与手段は、対応する１本
の入力データ線上の信号に応答して、第１および第２の
優先的論理信号を出力データ信号として出力する。スイ
ッチング制御信号記憶手段が不能化を示すスイッチング
制御信号を記憶しているとき、出力データ信号供与手段
は、対応する１本の入力データ線上の信号に応答して、
第１および第２の非優先的論理信号を出力データ信号と
して出力する。複数の出力データ線の電位は、スイッチ
ング制御信号記憶手段から出力される第１および第２の
優先的論理信号により決定される。
【００２３】
【作用】請求項１の発明における電子クロスポイントス
イッチ装置では、各スイッチングセルが、差動入力デー
タ信号に応答して、差動出力データ信号を出力する。す
なわち、スイッチングセルにおけるスイッチング動作
が、差動電位を扱うことにより行なわれるので、高い信
号伝送速度が得られる。これに加えて、電子クロスポイ
ントスイッチ装置の半導体基板上の占有面積が減少され
る。
イッチ装置では、各スイッチングセルが、差動入力デー
タ信号に応答して、差動出力データ信号を出力する。す
なわち、スイッチングセルにおけるスイッチング動作
が、差動電位を扱うことにより行なわれるので、高い信
号伝送速度が得られる。これに加えて、電子クロスポイ
ントスイッチ装置の半導体基板上の占有面積が減少され
る。
【００２４】請求項２の発明における電子クロスポイン
トスイッチ装置では、各スイッチングセル内の出力デー
タ信号供与手段がＴＴＬレベルによって規定される出力
データ信号を出力するので、従来のＭＯＳレベルの範囲
内で変化する出力データ信号と比較して、信号伝送速度
が高くなる。
トスイッチ装置では、各スイッチングセル内の出力デー
タ信号供与手段がＴＴＬレベルによって規定される出力
データ信号を出力するので、従来のＭＯＳレベルの範囲
内で変化する出力データ信号と比較して、信号伝送速度
が高くなる。
【００２５】
【実施例】図１は、この発明の一実施例を示すクロスポ
イントスイッチＬＳＩのブロック図である。図１を参照
して、クロスポイントスイッチＬＳＩ４００は、入力回
路４１ないし４ｍを備えた入力データレジスタ４と、出
力回路５１ないし５ｎを備えた出力データレジスタ５
と、ｍ行およびｎ列に配設された単位スイッチセルＳＣ
とを含む。入力回路４１ないし４ｍは、各行に設けられ
た入力データ線対にそれぞれ接続される。一方、出力回
路５１ないし５ｎは、各列に設けられた出力データ線対
にそれぞれ接続される。電源電位ＶDDと各出力データ線
対との間に負荷回路３１ないし３ｎがそれぞれ接続され
る。図１に示したクロスポイントスイッチＬＳＩ４００
も、図１４に示した行選択デコーダ１０３およびスイッ
チ制御レジスタ１０４に相当する回路を備えているので
あるが、図面の簡単化のためにそれらが省略されてい
る。ライン４００は、半導体基板をも示していることが
指摘される。
イントスイッチＬＳＩのブロック図である。図１を参照
して、クロスポイントスイッチＬＳＩ４００は、入力回
路４１ないし４ｍを備えた入力データレジスタ４と、出
力回路５１ないし５ｎを備えた出力データレジスタ５
と、ｍ行およびｎ列に配設された単位スイッチセルＳＣ
とを含む。入力回路４１ないし４ｍは、各行に設けられ
た入力データ線対にそれぞれ接続される。一方、出力回
路５１ないし５ｎは、各列に設けられた出力データ線対
にそれぞれ接続される。電源電位ＶDDと各出力データ線
対との間に負荷回路３１ないし３ｎがそれぞれ接続され
る。図１に示したクロスポイントスイッチＬＳＩ４００
も、図１４に示した行選択デコーダ１０３およびスイッ
チ制御レジスタ１０４に相当する回路を備えているので
あるが、図面の簡単化のためにそれらが省略されてい
る。ライン４００は、半導体基板をも示していることが
指摘される。
【００２６】各入力回路４１ないし４ｍ、たとえば入力
回路４１は、入線２１１を介して与えられるＡＴＭセル
に応答して、相補データ信号（互いに反転されたデータ
信号又は差動データ信号）を入力データ線対１ａ，１ｂ
に与える。一方、各出力回路５１ないし５ｎ、たとえば
出力回路５１は、出力データ線対２ａ，２ｂ上の差動デ
ータ信号を受け、ＡＴＭセルを構成する出力信号を出線
２２１に与える。
回路４１は、入線２１１を介して与えられるＡＴＭセル
に応答して、相補データ信号（互いに反転されたデータ
信号又は差動データ信号）を入力データ線対１ａ，１ｂ
に与える。一方、各出力回路５１ないし５ｎ、たとえば
出力回路５１は、出力データ線対２ａ，２ｂ上の差動デ
ータ信号を受け、ＡＴＭセルを構成する出力信号を出線
２２１に与える。
【００２７】図２は、図１に示した単位スイッチセルの
回路図である。図２に示したスイッチセルＳＣａは、図
１に示したクロスポイントスイッチＬＳＩ４００内のス
イッチセルＳＣとして適用され得る。
回路図である。図２に示したスイッチセルＳＣａは、図
１に示したクロスポイントスイッチＬＳＩ４００内のス
イッチセルＳＣとして適用され得る。
【００２８】図２を参照して、単位スイッチセルＳＣａ
は、ＮＭＯＳトランジスタ６１ないし６４と、スレーブ
ラッチ回路１１０と、マスタラッチ回路１１１とを備え
る。トランジスタ６１および６３のゲートは、スレーブ
ラッチ回路１１０において保持された現在のスイッチ制
御信号ＣＮＴを受けるように接続される。トランジスタ
６２は、ゲートが入力データ線１ａに接続される。一
方、トランジスタ６４は、ゲートが入力データ線１ｂに
接続される。トランジスタ６１のドレインは、出力デー
タ線２ａに接続される。トランジスタ６３のドレイン
は、出力データ線２ｂに接続される。
は、ＮＭＯＳトランジスタ６１ないし６４と、スレーブ
ラッチ回路１１０と、マスタラッチ回路１１１とを備え
る。トランジスタ６１および６３のゲートは、スレーブ
ラッチ回路１１０において保持された現在のスイッチ制
御信号ＣＮＴを受けるように接続される。トランジスタ
６２は、ゲートが入力データ線１ａに接続される。一
方、トランジスタ６４は、ゲートが入力データ線１ｂに
接続される。トランジスタ６１のドレインは、出力デー
タ線２ａに接続される。トランジスタ６３のドレイン
は、出力データ線２ｂに接続される。
【００２９】負荷回路３１は、カレントミラー回路を構
成するＰＭＯＳトランジスタ３１ａおよび３１ｂを備え
る。トランジスタ３１ａおよび３１ｂは、電源電位ＶDD
と出力データ線２ａおよび２ｂの間にそれぞれ接続され
る。
成するＰＭＯＳトランジスタ３１ａおよび３１ｂを備え
る。トランジスタ３１ａおよび３１ｂは、電源電位ＶDD
と出力データ線２ａおよび２ｂの間にそれぞれ接続され
る。
【００３０】マスタラッチ回路１１１およびスレーブラ
ッチ回路１１０へのスイッチ制御信号ＣＮＴの供与は、
図１６に示した従来の単位スイッチセルの場合と同様で
あるので説明が省略される。スイッチセルＳＣａのスイ
ッチング動作は、スレーブラッチ回路１１０内に保持さ
れた現在のスイッチ制御信号ＣＮＴに応答して、次のよ
うに行なわれる。
ッチ回路１１０へのスイッチ制御信号ＣＮＴの供与は、
図１６に示した従来の単位スイッチセルの場合と同様で
あるので説明が省略される。スイッチセルＳＣａのスイ
ッチング動作は、スレーブラッチ回路１１０内に保持さ
れた現在のスイッチ制御信号ＣＮＴに応答して、次のよ
うに行なわれる。
【００３１】まず、スレーブラッチ回路１１０が高レベ
ルのスイッチ制御信号ＣＮＴを保持しているとき、トラ
ンジスタ６１および６３がオンする。したがって、入力
データ線１ａ上の信号が高レベルであるとき、出力デー
タ線２ａに低レベルの信号が与えられる。一方、入力デ
ータ線１ｂ上の信号が低レベルであるので、出力データ
線２ｂは接地電位に接続されない。その結果、負荷回路
３１内のカレントミラー回路の働きにより、出力データ
線２ｂの電位が高レベルになる。出力データ線２ａと２
ｂとの間の差動電位は、出力データ信号ＯＤａおよびＯ
Ｄｂとして図１に示した出力回路５１に伝えられ、出力
回路５１が出力ＡＴＭセルを示す出力信号を出力する。
ルのスイッチ制御信号ＣＮＴを保持しているとき、トラ
ンジスタ６１および６３がオンする。したがって、入力
データ線１ａ上の信号が高レベルであるとき、出力デー
タ線２ａに低レベルの信号が与えられる。一方、入力デ
ータ線１ｂ上の信号が低レベルであるので、出力データ
線２ｂは接地電位に接続されない。その結果、負荷回路
３１内のカレントミラー回路の働きにより、出力データ
線２ｂの電位が高レベルになる。出力データ線２ａと２
ｂとの間の差動電位は、出力データ信号ＯＤａおよびＯ
Ｄｂとして図１に示した出力回路５１に伝えられ、出力
回路５１が出力ＡＴＭセルを示す出力信号を出力する。
【００３２】スレーブラッチ回路１１０が低レベルのス
イッチ制御信号ＣＮＴを保持している場合では、トラン
ジスタ６１および６３が常にオフする。したがって、入
力データ線対１ａおよび１ｂは、このスイッチセルＳＣ
ａによって出力データ線対２ａおよび２ｂに電気的に接
続されない。言換えると、入力データ線対１ａおよび１
ｂ上の入力ＡＴＭセルは、出力データ線対２ａおよび２
ｂに与えられない。
イッチ制御信号ＣＮＴを保持している場合では、トラン
ジスタ６１および６３が常にオフする。したがって、入
力データ線対１ａおよび１ｂは、このスイッチセルＳＣ
ａによって出力データ線対２ａおよび２ｂに電気的に接
続されない。言換えると、入力データ線対１ａおよび１
ｂ上の入力ＡＴＭセルは、出力データ線対２ａおよび２
ｂに与えられない。
【００３３】図２に示した単位スイッチセルＳＣａにお
いて、トランジスタ６２および６４は、入力データ信号
ＩＤａおよびＩＤｂに応答して出力データ線２ａおよび
２ｂを駆動する駆動回路を構成することが指摘される。
これに加えて、トランジスタ６１および６３は、スレー
ブラッチ回路１１０内に保持されたスイッチ制御信号Ｃ
ＮＴに応答して、トランジスタ６２および６４によって
構成された駆動回路を能動化する能動化回路を構成して
いることが指摘される。
いて、トランジスタ６２および６４は、入力データ信号
ＩＤａおよびＩＤｂに応答して出力データ線２ａおよび
２ｂを駆動する駆動回路を構成することが指摘される。
これに加えて、トランジスタ６１および６３は、スレー
ブラッチ回路１１０内に保持されたスイッチ制御信号Ｃ
ＮＴに応答して、トランジスタ６２および６４によって
構成された駆動回路を能動化する能動化回路を構成して
いることが指摘される。
【００３４】図３は、この発明の別の実施例を示す単位
スイッチセルの回路図である。図３を参照して、単位ス
イッチセルＳＣｂは、出力データ線２ａおよび２ｂを駆
動するための駆動回路を構成するＮＭＯＳトランジスタ
６５および６６と、能動化回路を構成するＮＭＯＳトラ
ンジスタ６７とを備える。他の回路部分は図２に示した
スイッチセルＳＣａと同様であるので説明が省略され
る。
スイッチセルの回路図である。図３を参照して、単位ス
イッチセルＳＣｂは、出力データ線２ａおよび２ｂを駆
動するための駆動回路を構成するＮＭＯＳトランジスタ
６５および６６と、能動化回路を構成するＮＭＯＳトラ
ンジスタ６７とを備える。他の回路部分は図２に示した
スイッチセルＳＣａと同様であるので説明が省略され
る。
【００３５】能動化回路を構成する単一のトランジスタ
６７は、スレーブラッチ回路１１０内に保持されたスイ
ッチ制御信号ＣＮＴに応答して、トランジスタ６５およ
び６６によって構成された駆動回路を能動化する。スイ
ッチセルＳＣｂのスイッチング動作は、図２に示したス
イッチセルＳＣａと同様であるので説明が省略される。
６７は、スレーブラッチ回路１１０内に保持されたスイ
ッチ制御信号ＣＮＴに応答して、トランジスタ６５およ
び６６によって構成された駆動回路を能動化する。スイ
ッチセルＳＣｂのスイッチング動作は、図２に示したス
イッチセルＳＣａと同様であるので説明が省略される。
【００３６】図４は、この発明のさらに別の実施例を示
す単位スイッチセルの回路図である。図４に示した回路
は、図２に示した回路と比較して、電力消費を減少させ
るための改善が施されている。すなわち、ＰＭＯＳトラ
ンジスタ３１ｃ，３１ｄ，３１ｅおよび３１ｆと、ＮＭ
ＯＳトランジスタ３１ｇおよび３１ｈとが、出力データ
線対２ａおよび２ｂの負荷回路として設けられる。ＮＭ
ＯＳトランジスタ３１ｇおよび３１ｈは、接地電位Ｖｓ
ｓと出力データ線２ａおよび２ｂとの間に接続され、カ
レントミラー回路が構成される。トランジスタ３１ｃお
よび３１ｄは、電源電位ＶDDと出力データ線２おａおよ
び２ｂとの間にそれぞれ接続される。トランジスタ３１
ｃおよび３１ｄのゲートに、制御電圧発生回路６８から
適当に制御された制御電圧ＶＣ１が与えられるので、ト
ランジスタ３１ｃおよび３１ｄのオン抵抗値が電力消費
を減少させるのに好ましい値になる。同様に、トランジ
スタ３１ｅおよび３１ｆのゲートにも、制御電圧発生回
路６９から出力された制御電圧ＶＣ２が与えられ、トラ
ンジスタ３１ｅおよび３１ｆのオン抵抗値が、電力消費
を減少させるのに好ましい値になる。言換えると、トラ
ンジスタ３１ｃ，３１ｄ，３１ｅおよび３１ｆの働きに
より、出力データ線対２ａおよび２ｂを介して不要な電
流が流れるのが防がれるので、図２に示した回路と比較
して電力消費が減少され得る。図１に示した出力回路５
１に伝送されるべき出力データ信号ＯＤａおよびＯＤｂ
は、信号線２ｃおよび２ｄを介して伝送される。
す単位スイッチセルの回路図である。図４に示した回路
は、図２に示した回路と比較して、電力消費を減少させ
るための改善が施されている。すなわち、ＰＭＯＳトラ
ンジスタ３１ｃ，３１ｄ，３１ｅおよび３１ｆと、ＮＭ
ＯＳトランジスタ３１ｇおよび３１ｈとが、出力データ
線対２ａおよび２ｂの負荷回路として設けられる。ＮＭ
ＯＳトランジスタ３１ｇおよび３１ｈは、接地電位Ｖｓ
ｓと出力データ線２ａおよび２ｂとの間に接続され、カ
レントミラー回路が構成される。トランジスタ３１ｃお
よび３１ｄは、電源電位ＶDDと出力データ線２おａおよ
び２ｂとの間にそれぞれ接続される。トランジスタ３１
ｃおよび３１ｄのゲートに、制御電圧発生回路６８から
適当に制御された制御電圧ＶＣ１が与えられるので、ト
ランジスタ３１ｃおよび３１ｄのオン抵抗値が電力消費
を減少させるのに好ましい値になる。同様に、トランジ
スタ３１ｅおよび３１ｆのゲートにも、制御電圧発生回
路６９から出力された制御電圧ＶＣ２が与えられ、トラ
ンジスタ３１ｅおよび３１ｆのオン抵抗値が、電力消費
を減少させるのに好ましい値になる。言換えると、トラ
ンジスタ３１ｃ，３１ｄ，３１ｅおよび３１ｆの働きに
より、出力データ線対２ａおよび２ｂを介して不要な電
流が流れるのが防がれるので、図２に示した回路と比較
して電力消費が減少され得る。図１に示した出力回路５
１に伝送されるべき出力データ信号ＯＤａおよびＯＤｂ
は、信号線２ｃおよび２ｄを介して伝送される。
【００３７】図５は、この発明のさらに別の実施例を示
す単位スイッチセルの回路図である。図４に示した回路
と比較すると、図５に示した回路は、単位スイッチセル
ＳＣａに代えて、図３に示した単位スイッチセルＳＣｂ
を備えている。他の回路構成は、図４に示した回路と同
様であるので説明が省略される。
す単位スイッチセルの回路図である。図４に示した回路
と比較すると、図５に示した回路は、単位スイッチセル
ＳＣａに代えて、図３に示した単位スイッチセルＳＣｂ
を備えている。他の回路構成は、図４に示した回路と同
様であるので説明が省略される。
【００３８】図２ないし図５に示した回路をクロスポイ
ントスイッチＬＳＩに用いることにより、次のような利
点が得られる。まず、単位スイッチセルＳＣａおよびＳ
Ｃｂが扱うデータ信号が差動信号であるので、高速で変
化する、すなわち高い周波数のデータを扱うことができ
る。すなわち、伝送されるべきＡＴＭセルから変換され
た差動入力データ信号ＩＤａおよびＩＤｂが高速でスイ
ングする場合であっても、スイッチセル回路が差動的に
動作するので、差動入力データ信号ＩＤａおよびＩＤｂ
に追従して高速でスイングする差動出力データ信号ＯＤ
ａおよびＯＤｂを出力することができる。
ントスイッチＬＳＩに用いることにより、次のような利
点が得られる。まず、単位スイッチセルＳＣａおよびＳ
Ｃｂが扱うデータ信号が差動信号であるので、高速で変
化する、すなわち高い周波数のデータを扱うことができ
る。すなわち、伝送されるべきＡＴＭセルから変換され
た差動入力データ信号ＩＤａおよびＩＤｂが高速でスイ
ングする場合であっても、スイッチセル回路が差動的に
動作するので、差動入力データ信号ＩＤａおよびＩＤｂ
に追従して高速でスイングする差動出力データ信号ＯＤ
ａおよびＯＤｂを出力することができる。
【００３９】これに加えて、従来のトライステートバッ
ファ１０９に相当する回路部分が、３個または４個のＭ
ＯＳトランジスタに置換えられているので、単位スイッ
チセルが半導体基板上に占める面積が減少され得ること
も指摘される。言換えると、図２ないし図５に示した単
位スイッチセルＳＣａおよびＳＣｂを用いることによ
り、クロスポイントスイッチＬＳＩの高集積化が達成さ
れ得るので、多量の回線を扱うことのできるクロスポイ
ントスイッチＬＳＩが得られる。
ファ１０９に相当する回路部分が、３個または４個のＭ
ＯＳトランジスタに置換えられているので、単位スイッ
チセルが半導体基板上に占める面積が減少され得ること
も指摘される。言換えると、図２ないし図５に示した単
位スイッチセルＳＣａおよびＳＣｂを用いることによ
り、クロスポイントスイッチＬＳＩの高集積化が達成さ
れ得るので、多量の回線を扱うことのできるクロスポイ
ントスイッチＬＳＩが得られる。
【００４０】図６は、この発明のさらに別の実施例を示
すクロスポイントスイッチＬＳＩのブロック図である。
図６を参照して、クロスポイントスイッチＬＳＩ５００
は、レベル変換回路８１ないし８ｍを備えた入力データ
レジスタ８と、レベル変換回路９１ないし９ｎを備えた
出力データレジスタ９と、ｍ行およびｎ列に配設された
スイッチセルＳＣｃとを含む。レベル変換回路８１ない
し８ｍは、ｍ個の行に配置された入力データ線にそれぞ
れ接続される。レベル変換回路９１ないし９ｎは、ｎ個
の列に配置された出力データ線にそれぞれ接続される。
図６に示したクロスポイントスイッチＬＳＩ５００も、
図１４に示した行選択デコーダ１０３およびスイッチ制
御レジスタ１０４に相当する回路を備えているのである
が、図面の簡単化のためにそれらが省略されている。ラ
イン５００は、半導体基板をも示していることが指摘さ
れる。
すクロスポイントスイッチＬＳＩのブロック図である。
図６を参照して、クロスポイントスイッチＬＳＩ５００
は、レベル変換回路８１ないし８ｍを備えた入力データ
レジスタ８と、レベル変換回路９１ないし９ｎを備えた
出力データレジスタ９と、ｍ行およびｎ列に配設された
スイッチセルＳＣｃとを含む。レベル変換回路８１ない
し８ｍは、ｍ個の行に配置された入力データ線にそれぞ
れ接続される。レベル変換回路９１ないし９ｎは、ｎ個
の列に配置された出力データ線にそれぞれ接続される。
図６に示したクロスポイントスイッチＬＳＩ５００も、
図１４に示した行選択デコーダ１０３およびスイッチ制
御レジスタ１０４に相当する回路を備えているのである
が、図面の簡単化のためにそれらが省略されている。ラ
イン５００は、半導体基板をも示していることが指摘さ
れる。
【００４１】入力データレジスタ８内に設けられたレベ
ル変換回路８１ないし８ｍは、入線２１１ないし２１ｍ
上のＡＴＭセルの信号レベルを、ＣＭＯＳレベルからＴ
ＴＬレベルに変換する。一方、出力データレジスタ９内
のレベル変換回路９１ないし９ｎは、出力データ線上の
信号レベルを、ＴＴＬレベルからＣＭＯＳレベルに変換
する。これらのレベル変換回路についての詳細は、後で
説明される。
ル変換回路８１ないし８ｍは、入線２１１ないし２１ｍ
上のＡＴＭセルの信号レベルを、ＣＭＯＳレベルからＴ
ＴＬレベルに変換する。一方、出力データレジスタ９内
のレベル変換回路９１ないし９ｎは、出力データ線上の
信号レベルを、ＴＴＬレベルからＣＭＯＳレベルに変換
する。これらのレベル変換回路についての詳細は、後で
説明される。
【００４２】図７は、図６に示したクロスポイントスイ
ッチＬＳＩ５００に適用される単位スイッチセルＳＣｃ
の回路図である。図７を参照して、単位スイッチセルＳ
Ｃｃは、マスタラッチ回路１１１と、スレーブラッチ回
路１１０と、出力データ線２を駆動するためのｎｐｎト
ランジスタ７４と、トランジスタ７４のベース電圧を制
御するベース電圧制御回路７０とを含む。ベース電圧制
御回路７０は、ＰＭＯＳトランジスタ７１および７２
と、ｎｐｎトランジスタ７３とを備える。トランジスタ
７２は、ゲートがスレーブラッチ回路１１０によって保
持されたスイッチ制御信号ＣＮＴを受けるように接続さ
れる。トランジスタ７１のゲートは、インバータ７５に
よって反転されたスイッチ制御信号／ＣＮＴを受ける。
ｎｐｎトランジスタ７３のコレクタおよびベースが一体
接続されているので、トランジスタ７３がダイオードと
して働く。
ッチＬＳＩ５００に適用される単位スイッチセルＳＣｃ
の回路図である。図７を参照して、単位スイッチセルＳ
Ｃｃは、マスタラッチ回路１１１と、スレーブラッチ回
路１１０と、出力データ線２を駆動するためのｎｐｎト
ランジスタ７４と、トランジスタ７４のベース電圧を制
御するベース電圧制御回路７０とを含む。ベース電圧制
御回路７０は、ＰＭＯＳトランジスタ７１および７２
と、ｎｐｎトランジスタ７３とを備える。トランジスタ
７２は、ゲートがスレーブラッチ回路１１０によって保
持されたスイッチ制御信号ＣＮＴを受けるように接続さ
れる。トランジスタ７１のゲートは、インバータ７５に
よって反転されたスイッチ制御信号／ＣＮＴを受ける。
ｎｐｎトランジスタ７３のコレクタおよびベースが一体
接続されているので、トランジスタ７３がダイオードと
して働く。
【００４３】マスタラッチ回路１１１およびスレーブラ
ッチ回路１１０は、図１６に示した従来のものと同様の
回路構成を有しており、かつ同様に動作するので、説明
が省略される。
ッチ回路１１０は、図１６に示した従来のものと同様の
回路構成を有しており、かつ同様に動作するので、説明
が省略される。
【００４４】図８は、図６に示した１つの入力用レベル
変換回路８１の回路図である。図８を参照して、レベル
変換回路８１は、ＰＭＯＳトランジスタ８１と、ＮＭＯ
Ｓトランジスタ８２と、定電流源８３と、ｎｐｎトラン
ジスタ８４とを備える。トランジスタ８１および８２の
ゲートは、入線２１１上のデータ信号、すなわちＡＴＭ
セルを受けるように接続される。
変換回路８１の回路図である。図８を参照して、レベル
変換回路８１は、ＰＭＯＳトランジスタ８１と、ＮＭＯ
Ｓトランジスタ８２と、定電流源８３と、ｎｐｎトラン
ジスタ８４とを備える。トランジスタ８１および８２の
ゲートは、入線２１１上のデータ信号、すなわちＡＴＭ
セルを受けるように接続される。
【００４５】動作において、低レベルの入力信号が与え
られたとき、トランジスタ８１がオンする。したがっ
て、電位ＶDDを有する信号ＩＤが入力データ線１に与え
られる。これとは逆に、高レベルの入力信号が与えられ
たとき、トランジスタ８２がオンする。したがって、ｎ
ｐｎトランジスタ８４がオンするので、電位ＶDD−ＶBE
を有する信号ＩＤが入力データ線１に与えられる。ここ
で、ＶBEはｎｐｎトランジスタ８４のベース−エミッタ
電圧（＝約０．７ボルト）を示している。その結果、レ
ベル変換回路８１の働きにより、ＣＭＯＳレベルの範囲
内で変化する入力信号が、ＴＴＬレベルの範囲内で変化
する信号ＩＤに変換されたことになる。なお、定電流源
１３は、トランジスタ８４がオンしたときに消費される
電流を予め定められた値に制限するように働く。
られたとき、トランジスタ８１がオンする。したがっ
て、電位ＶDDを有する信号ＩＤが入力データ線１に与え
られる。これとは逆に、高レベルの入力信号が与えられ
たとき、トランジスタ８２がオンする。したがって、ｎ
ｐｎトランジスタ８４がオンするので、電位ＶDD−ＶBE
を有する信号ＩＤが入力データ線１に与えられる。ここ
で、ＶBEはｎｐｎトランジスタ８４のベース−エミッタ
電圧（＝約０．７ボルト）を示している。その結果、レ
ベル変換回路８１の働きにより、ＣＭＯＳレベルの範囲
内で変化する入力信号が、ＴＴＬレベルの範囲内で変化
する信号ＩＤに変換されたことになる。なお、定電流源
１３は、トランジスタ８４がオンしたときに消費される
電流を予め定められた値に制限するように働く。
【００４６】図９は、図６に示した１つの出力用レベル
変換回路９１の回路図である。図９を参照して、レベル
変換回路９１は、差動増幅回路を構成する定電流源９
０，ｎｐｎトランジスタ９１および９２，抵抗９３およ
び９４，定電圧源９５と、カレントミラー回路を構成す
るｎｐｎトランジスタ９８および９９と、ＰＭＯＳトラ
ンジスタ９６および９７とを含む。トランジスタ９１の
ベースは、出力データ線２を介して出力データ信号ＯＤ
を受けるように接続される。トランジスタ９２のベース
は、定電圧源９５の出力に接続される。トランジスタ９
７および９９の共通接続ノードは、出線２２１に接続さ
れる。
変換回路９１の回路図である。図９を参照して、レベル
変換回路９１は、差動増幅回路を構成する定電流源９
０，ｎｐｎトランジスタ９１および９２，抵抗９３およ
び９４，定電圧源９５と、カレントミラー回路を構成す
るｎｐｎトランジスタ９８および９９と、ＰＭＯＳトラ
ンジスタ９６および９７とを含む。トランジスタ９１の
ベースは、出力データ線２を介して出力データ信号ＯＤ
を受けるように接続される。トランジスタ９２のベース
は、定電圧源９５の出力に接続される。トランジスタ９
７および９９の共通接続ノードは、出線２２１に接続さ
れる。
【００４７】差動増幅回路は、出力データ線２上の信号
の電位と定電圧源９５から出力される電圧とを比較す
る。言換えると、この差動増幅回路は比較器を構成して
いる。差動増幅回路から出力された差動信号に応答し
て、トランジスタ９６および９７が動作する。出力デー
タ線２２１は、ＰＭＯＳトランジスタ９７およびＮＭＯ
Ｓトランジスタ９９によって駆動されるので、ＣＭＯＳ
レベルの範囲で変化する信号が、ＡＴＭセルとして出線
２２１に出力される。
の電位と定電圧源９５から出力される電圧とを比較す
る。言換えると、この差動増幅回路は比較器を構成して
いる。差動増幅回路から出力された差動信号に応答し
て、トランジスタ９６および９７が動作する。出力デー
タ線２２１は、ＰＭＯＳトランジスタ９７およびＮＭＯ
Ｓトランジスタ９９によって駆動されるので、ＣＭＯＳ
レベルの範囲で変化する信号が、ＡＴＭセルとして出線
２２１に出力される。
【００４８】再び図７を参照して、以下に単位スイッチ
セルＳＣｃのスイッチング動作について説明する。図１
０は、図７に示した単位スイッチセルＳＣｃ内の各ノー
ドの電圧遷移表である。図１０に示したノードＮ２ない
しＮ５は、図７に示したノードＮ２ないしＮ５に相当す
る。一方、図１０に示したノードＮ１，Ｎ２およびＮ６
は、図６に示したノードＮ１，Ｎ２およびＮ６にそれぞ
れ相当する。
セルＳＣｃのスイッチング動作について説明する。図１
０は、図７に示した単位スイッチセルＳＣｃ内の各ノー
ドの電圧遷移表である。図１０に示したノードＮ２ない
しＮ５は、図７に示したノードＮ２ないしＮ５に相当す
る。一方、図１０に示したノードＮ１，Ｎ２およびＮ６
は、図６に示したノードＮ１，Ｎ２およびＮ６にそれぞ
れ相当する。
【００４９】入線２１１上のノードＮ１の電位が高レベ
ル、すなわちＶDDであるとき、レベル変換回路８１の働
きにより、入力データ線１上のノードＮ２の電位はＶDD
−Ｖ BEになる。一方、ノードＮ１の電位が低レベル、す
なわちＶSSであるとき、ノードＮ２の電位は電源電位Ｖ
DDになる。
ル、すなわちＶDDであるとき、レベル変換回路８１の働
きにより、入力データ線１上のノードＮ２の電位はＶDD
−Ｖ BEになる。一方、ノードＮ１の電位が低レベル、す
なわちＶSSであるとき、ノードＮ２の電位は電源電位Ｖ
DDになる。
【００５０】まず、スイッチセルＳＣｃがオンする場合
では、スレーブラッチ回路１１０が高レベルのスイッチ
制御信号ＣＮＴを保持しているので、図７に示したトラ
ンジスタ７１がオンし、トランジスタ７２がオフする。
したがって、ｎｐｎトランジスタ７４のベースでのノー
ドＮ３に、ノードＮ２とほぼ同じ電位が与えられる。し
たがって、ｎｐｎトランジスタ７４は、入力データ線１
上の信号の電位に応答して、電位ＶDD−２ＶBEまたはＶ
DD−ＶBEを選択的に出力する（ノードＮ４）。その結
果、出力信号線２上のノードＮ５上の電位は、ｎｐｎト
ランジスタ７４のエミッタでのノードＮ４の電位と一致
する。言換えると、スイッチセルＳＣｃがオンされる場
合では、ｎｐｎトランジスタ７４の出力電圧（ノードＮ
４での電位）に、出力データ線２の電位が従う。
では、スレーブラッチ回路１１０が高レベルのスイッチ
制御信号ＣＮＴを保持しているので、図７に示したトラ
ンジスタ７１がオンし、トランジスタ７２がオフする。
したがって、ｎｐｎトランジスタ７４のベースでのノー
ドＮ３に、ノードＮ２とほぼ同じ電位が与えられる。し
たがって、ｎｐｎトランジスタ７４は、入力データ線１
上の信号の電位に応答して、電位ＶDD−２ＶBEまたはＶ
DD−ＶBEを選択的に出力する（ノードＮ４）。その結
果、出力信号線２上のノードＮ５上の電位は、ｎｐｎト
ランジスタ７４のエミッタでのノードＮ４の電位と一致
する。言換えると、スイッチセルＳＣｃがオンされる場
合では、ｎｐｎトランジスタ７４の出力電圧（ノードＮ
４での電位）に、出力データ線２の電位が従う。
【００５１】スイッチセルＳＣｃがオフする場合では、
スレーブラッチ回路１１０が低レベルのスイッチ選択信
号ＣＮＴを保持する。従って、スイッチセルＳＣｃがオ
フ状態にもたらされる。すなわち、この場合ではトラン
ジスタ７１がオフし、トランジスタ７２がオンする。し
たがって、ｎｐｎトランジスタ７３のエミッタでのノー
ドＮ３の電位は、ＶDD−２ＶBE（ノードＮ２の電位がＶ
DD−ＶBEであるとき）またはＶDD−ＶBE（ノードＮ２の
電位がＶDDであるとき）になる。したがって、トランジ
スタ７４がノードＮ３の電位に応答してオンするので、
この場合におけるトランジスタ７４のエミッタ電位、す
なわちノードＮ４での電位は、ＶDD−３ＶBEまたはＶDD
−２ＶBEになる。
スレーブラッチ回路１１０が低レベルのスイッチ選択信
号ＣＮＴを保持する。従って、スイッチセルＳＣｃがオ
フ状態にもたらされる。すなわち、この場合ではトラン
ジスタ７１がオフし、トランジスタ７２がオンする。し
たがって、ｎｐｎトランジスタ７３のエミッタでのノー
ドＮ３の電位は、ＶDD−２ＶBE（ノードＮ２の電位がＶ
DD−ＶBEであるとき）またはＶDD−ＶBE（ノードＮ２の
電位がＶDDであるとき）になる。したがって、トランジ
スタ７４がノードＮ３の電位に応答してオンするので、
この場合におけるトランジスタ７４のエミッタ電位、す
なわちノードＮ４での電位は、ＶDD−３ＶBEまたはＶDD
−２ＶBEになる。
【００５２】スイッチセルＳＣｃがオフする場合では、
トランジスタ７４のエミッタ電位、すなわちノードＮ４
の電位が、出力データ線に伝わらないことを以下に説明
する。再び図６を参照して、たとえば第１番目の列にお
いて配設されたｍ個のスイッチセルの出力は、出力デー
タ線２に接続されており、ワイヤドＯＲが構成されてい
る。これに加えて、ワイヤドＯＲを構成するｍ個のスイ
ッチセルＳＣｃのうち、単一のスイッチセルのみがオン
し、他のスイッチセルはオフする。図１０からわかるよ
うに、オンする単一のスイッチセルの出力電位（ノード
Ｎ４の電位）は、伝送されるべきデータ信号に応答し
て、電位ＶDD−２ＶBEまたはＶDD−ＶBEになる。一方、
オフしている他のスイッチセルの出力電位（ノードＮ４
での電位）は、電位ＶDD−３ＶBEまたはＶDD−２ＶBEに
なる。したがって、出力信号線２の電位、すなわちノー
ドＮ５での電位は、オンしている単一のスイッチセルに
おけるノードＮ４の電位に一致する。その理由は、出力
信号線２に接続されているｍ個のスイッチセルＳＣｃが
ワイヤドＯＲを構成しているからである。言換えると、
オンしている１つのスイッチセルが、電位ＶDD−２ＶBE
またはＶDD−ＶBEによって規定される優先的な論理信号
を出力する。
トランジスタ７４のエミッタ電位、すなわちノードＮ４
の電位が、出力データ線に伝わらないことを以下に説明
する。再び図６を参照して、たとえば第１番目の列にお
いて配設されたｍ個のスイッチセルの出力は、出力デー
タ線２に接続されており、ワイヤドＯＲが構成されてい
る。これに加えて、ワイヤドＯＲを構成するｍ個のスイ
ッチセルＳＣｃのうち、単一のスイッチセルのみがオン
し、他のスイッチセルはオフする。図１０からわかるよ
うに、オンする単一のスイッチセルの出力電位（ノード
Ｎ４の電位）は、伝送されるべきデータ信号に応答し
て、電位ＶDD−２ＶBEまたはＶDD−ＶBEになる。一方、
オフしている他のスイッチセルの出力電位（ノードＮ４
での電位）は、電位ＶDD−３ＶBEまたはＶDD−２ＶBEに
なる。したがって、出力信号線２の電位、すなわちノー
ドＮ５での電位は、オンしている単一のスイッチセルに
おけるノードＮ４の電位に一致する。その理由は、出力
信号線２に接続されているｍ個のスイッチセルＳＣｃが
ワイヤドＯＲを構成しているからである。言換えると、
オンしている１つのスイッチセルが、電位ＶDD−２ＶBE
またはＶDD−ＶBEによって規定される優先的な論理信号
を出力する。
【００５３】その結果、出力信号線２の電位、すなわち
ノードＮ５の電位は、オンしているスイッチセルＳＣｃ
に与えられる入力信号に応答して、ＴＴＬレベルの範囲
（すなわち、ＶDD−２ＶBEないしＶDD−ＶBE）で変化す
る。出力信号線２上の信号は、図９に示したレベル変換
回路９１に与えられ、ＣＭＯＳレベルの範囲（すなわ
ち、ＶDDないしＶSS）で変化する信号に変換される。
ノードＮ５の電位は、オンしているスイッチセルＳＣｃ
に与えられる入力信号に応答して、ＴＴＬレベルの範囲
（すなわち、ＶDD−２ＶBEないしＶDD−ＶBE）で変化す
る。出力信号線２上の信号は、図９に示したレベル変換
回路９１に与えられ、ＣＭＯＳレベルの範囲（すなわ
ち、ＶDDないしＶSS）で変化する信号に変換される。
【００５４】図１８は、図７に示した単位スイッチセル
回路ＳＣｃ内のノードの電位遷移図である。従来の回路
と比較するため、図１６に示した単位スイッチセル回路
内の対応するノードでの電位の変化も示されている。す
なわち、図７に示したノードＮ２，Ｎ３およびＮ５並び
に図１６に示したノードＮ１２，Ｎ１５および電圧ＶＧ
１，ＶＧ２におけるそれぞれの電位の変化が図１８に示
されている。図中、Ｖ th１は、図１６に示したトランジ
スタ１２０のしきい電圧（＝約１．５ボルト）を示す。
回路ＳＣｃ内のノードの電位遷移図である。従来の回路
と比較するため、図１６に示した単位スイッチセル回路
内の対応するノードでの電位の変化も示されている。す
なわち、図７に示したノードＮ２，Ｎ３およびＮ５並び
に図１６に示したノードＮ１２，Ｎ１５および電圧ＶＧ
１，ＶＧ２におけるそれぞれの電位の変化が図１８に示
されている。図中、Ｖ th１は、図１６に示したトランジ
スタ１２０のしきい電圧（＝約１．５ボルト）を示す。
【００５５】図１８からわかるように、図７に示した単
位スイッチセルＳＣｃがオンするとき、伝送されるデー
タ信号がＴＴＬのレベルの範囲でスイングする。従来の
単位スイッチセル（図１６に示される）において扱われ
るデータ信号がＣＭＯＳレベルの範囲内でスイングする
ので、従来の回路と比較して、図７に示した単位スイッ
チセルＳＣｃを介して伝送されるデータ信号が、明らか
に短時間で立上がりかつ立下がる。このことは、図７に
示した単位スイッチセルＳＣｃが、より高い周波数で伝
送されるＡＴＭセルに適用され得ることを意味する。す
なわち、クロスポイントスイッチＬＳＩにおける信号伝
送速度が高められる。
位スイッチセルＳＣｃがオンするとき、伝送されるデー
タ信号がＴＴＬのレベルの範囲でスイングする。従来の
単位スイッチセル（図１６に示される）において扱われ
るデータ信号がＣＭＯＳレベルの範囲内でスイングする
ので、従来の回路と比較して、図７に示した単位スイッ
チセルＳＣｃを介して伝送されるデータ信号が、明らか
に短時間で立上がりかつ立下がる。このことは、図７に
示した単位スイッチセルＳＣｃが、より高い周波数で伝
送されるＡＴＭセルに適用され得ることを意味する。す
なわち、クロスポイントスイッチＬＳＩにおける信号伝
送速度が高められる。
【００５６】以上に記載したように、図２ないし図５に
示した単位スイッチセル回路は、入力データ線対１ａ，
１ｂ上の差動データ信号に応答して、出力データ線対２
ａ，２ｂを差動動作により駆動するので、出力データ線
対２ａ，２ｂがより高速で駆動され得る。これに加え
て、図２ないし図５に示した各単位スイッチセルは、い
ずれも図１６に示した従来の回路と比較して簡単化され
ているので、半導体基板上の占有面積が減少され、その
結果、クロスポイントＬＳＩのより高集積化が達成され
得る。
示した単位スイッチセル回路は、入力データ線対１ａ，
１ｂ上の差動データ信号に応答して、出力データ線対２
ａ，２ｂを差動動作により駆動するので、出力データ線
対２ａ，２ｂがより高速で駆動され得る。これに加え
て、図２ないし図５に示した各単位スイッチセルは、い
ずれも図１６に示した従来の回路と比較して簡単化され
ているので、半導体基板上の占有面積が減少され、その
結果、クロスポイントＬＳＩのより高集積化が達成され
得る。
【００５７】さらには、図７に示した単位スイッチセル
ＳＣｃは、ＴＴＬのレベルの範囲内でスイングするデー
タ信号を扱うので、伝送されるデータ信号の立上がりお
よび立下がりに要する時間が短縮される。言換えると、
入力データ線１上のデータ信号がより高速に出力データ
線２上に与えられ得る。
ＳＣｃは、ＴＴＬのレベルの範囲内でスイングするデー
タ信号を扱うので、伝送されるデータ信号の立上がりお
よび立下がりに要する時間が短縮される。言換えると、
入力データ線１上のデータ信号がより高速に出力データ
線２上に与えられ得る。
【００５８】
【発明の効果】以上のように、請求項１の発明によれ
ば、各スイッチングセルが対応する１つの入力データ線
対における差動電位に応答して、対応する１つの出力デ
ータ線対を差動的に駆動する差動的駆動手段を備えてい
るので、より高い信号伝送速度を有する電子クロスポイ
ントスイッチ装置が得られた。
ば、各スイッチングセルが対応する１つの入力データ線
対における差動電位に応答して、対応する１つの出力デ
ータ線対を差動的に駆動する差動的駆動手段を備えてい
るので、より高い信号伝送速度を有する電子クロスポイ
ントスイッチ装置が得られた。
【００５９】請求項２の発明によれば、各スイッチング
セルが、対応する１本の入力データ線上の信号に応答し
て、対応する１本の出力データ線にＴＴＬレベルの範囲
内で変化する出力データ信号を与える出力データ信号供
与手段を備えているので、より高い信号伝送速度を有す
る電子クロスポイントスイッチ装置が得られた。
セルが、対応する１本の入力データ線上の信号に応答し
て、対応する１本の出力データ線にＴＴＬレベルの範囲
内で変化する出力データ信号を与える出力データ信号供
与手段を備えているので、より高い信号伝送速度を有す
る電子クロスポイントスイッチ装置が得られた。
【図１】この発明の一実施例を示すクロスポイントスイ
ッチＬＳＩのブロック図である。
ッチＬＳＩのブロック図である。
【図２】図１に示した単位スイッチセルの回路図であ
る。
る。
【図３】この発明の別の実施例を示す単位スイッチセル
の回路図である。
の回路図である。
【図４】この発明のさらに別の実施例を示す単位スイッ
チセルの回路図である。
チセルの回路図である。
【図５】この発明のさらに別の実施例を示す単位スイッ
チセルの回路図である。
チセルの回路図である。
【図６】この発明のさらに別の実施例を示すクロスポイ
ントスイッチＬＳＩのブロック図である。
ントスイッチＬＳＩのブロック図である。
【図７】図６に示した単位スイッチセルの回路図であ
る。
る。
【図８】図６に示した１つの入力用レベル変換回路の回
路図である。
路図である。
【図９】図６に示した１つの出力用レベル変換回路の回
路図である。
路図である。
【図１０】図７に示した単位スイッチセル内の各ノード
の電圧遷移表である。
の電圧遷移表である。
【図１１】ＡＴＭを用いた通信システムの概念を示す概
念図である。
念図である。
【図１２】ＡＴＭ交換機の動作の概要を示す概念図であ
る。
る。
【図１３】従来のＡＴＭ交換機のブロック図である。
【図１４】従来のクロスポイントスイッチＬＳＩのブロ
ック図である。
ック図である。
【図１５】従来のクロスポイントスイッチＬＳＩにおけ
るスイッチセルマトリクスの回路ブロック図である。
るスイッチセルマトリクスの回路ブロック図である。
【図１６】従来の単位スイッチセルの回路図である。
【図１７】図１６に示した単位スイッチセルの動作を説
明するためのタイムチャートである。
明するためのタイムチャートである。
【図１８】図７および図１６に示した各単位スイッチセ
ル回路内のノードの電位遷移図である。
ル回路内のノードの電位遷移図である。
１ａ，１ｂ 入力データ線対 ２ａ，２ｂ 出力データ線対 ４ 入力データレジスタ ５ 出力データレジスタ ３１−３ｎ 負荷回路 ４１−４ｍ 入力回路 ５１−５ｎ 出力回路 ２１１−２１ｍ 入線 ２２１−２２ｎ 出線 ４００ クロスポイントスイッチＬＳＩ ＳＣ 単位スイッチセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 勇 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (2)
- 【請求項１】 行方向に配設され、複数の差動入力デー
タ信号をそれぞれ伝送する複数の入力データ線対と、 列方向に配設され、複数の差動出力データ信号をそれぞ
れ伝送する複数の出力データ線対と、 前記行および列に配設され、前記複数の入力データ線対
上の１つの差動信号を前記複数の出力データ線対の１つ
に選択的に与える複数のスイッチングセルとを含み、 各前記スイッチングセルは、 対応する１つの入力データ線対と対応する１つの出力デ
ータ線対との間の接続を制御するためのスイッチング制
御信号を記憶するスイッチング制御信号記憶手段と、 前記対応する１つの入力データ線対における差動電位に
応答して、前記対応する１つの出力データ線対を差動的
に駆動する差動的駆動手段と、 前記スイッチング制御信号記憶手段内に記憶されたスイ
ッチング制御信号に応答して、前記差動的駆動手段を能
動化する能動化手段とを備える、電子クロスポイントス
イッチ装置。 - 【請求項２】 行方向に配設され、複数の入力データ信
号をそれぞれ伝送する複数の入力データ線と、 列方向に配設され、複数の出力データ信号をそれぞれ伝
送する複数の出力データ線と、 前記行および列方向に配設され、前記複数の入力データ
線の１本上の信号を前記複数の出力データ線の１本に選
択的に与える複数のスイッチングセルとを含み、 各前記スイッチングセルは、 対応する１本の入力データ線と対応する１本の出力デー
タ線との間の接続を制御するためのスイッチング制御信
号を記憶するスイッチング制御信号記憶手段と、 前記対応する１本の入力データ線上の信号に応答して、
前記対応する１本の出力データ線に出力データ信号を与
える出力データ信号供与手段とを備え、 前記スイッチング制御信号記憶手段が能動化を示すスイ
ッチング制御信号を記憶しているとき、前記出力データ
信号供与手段は、前記対応する１本の入力データ線上の
信号に応答して、第１および第２の優先的論理信号を前
記出力データ信号として出力し、 前記スイッチング制御信号記憶手段が不能化を示すスイ
ッチング制御信号を記憶しているとき、前記出力データ
信号供与手段は、前記対応する１本の入力データ線上の
信号に応答して、第１および第２の非優先的論理信号を
前記出力データ信号として出力し、 前記複数の出力データ線の電位は、前記スイッチング制
御信号記憶手段から出力される第１および第２の優先的
論理信号により決定される、電子クロスポイントスイッ
チ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP695992A JPH05199255A (ja) | 1992-01-18 | 1992-01-18 | 電子クロスポイントスイッチ装置 |
| US07/953,344 US5412380A (en) | 1992-01-18 | 1992-09-30 | Electronic crosspoint switching device operating at a high signal transmission rate |
| DE19924237000 DE4237000C2 (de) | 1992-01-18 | 1992-11-02 | Elektronische Kreuzungspunkt-Schaltvorrichtung |
| DE4244900A DE4244900C2 (de) | 1992-01-18 | 1992-11-02 | Elektronische Kreuzungspunkt-Schaltvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP695992A JPH05199255A (ja) | 1992-01-18 | 1992-01-18 | 電子クロスポイントスイッチ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199255A true JPH05199255A (ja) | 1993-08-06 |
Family
ID=11652764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP695992A Withdrawn JPH05199255A (ja) | 1992-01-18 | 1992-01-18 | 電子クロスポイントスイッチ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412380A (ja) |
| JP (1) | JPH05199255A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999022A (en) * | 1995-04-17 | 1999-12-07 | Matsushita Electric Industrial Co., Ltd. | Signal transmission driver circuit, receiver circuit, and method thereof for transmitting and receiving information based on multiple periods and/or a delay function |
| JP2009302893A (ja) * | 2008-06-13 | 2009-12-24 | Onkyo Corp | 信号入出力装置及び信号伝送システム |
| JP2010193454A (ja) * | 2009-02-13 | 2010-09-02 | Regents Of The Univ Of Michigan | クロスバー回路およびそのようなクロスバー回路の動作方法 |
| JP2012114905A (ja) * | 2010-11-18 | 2012-06-14 | Regents Of The Univ Of Michigan | 適応型優先順位スキームを適用するためのクロスバー回路、およびそのようなクロスバー回路の動作方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5832303A (en) * | 1994-08-22 | 1998-11-03 | Hitachi, Ltd. | Large scale interconnecting switch using communication controller groups with multiple input-to-one output signal lines and adaptable crossbar unit using plurality of selectors |
| US5991296A (en) | 1996-02-22 | 1999-11-23 | Fujitsu, Ltd. | Crossbar switch and method with reduced voltage swing and no internal blocking data path |
| US5812556A (en) * | 1996-07-03 | 1998-09-22 | General Signal Corporation | Fault tolerant switch fabric with control and data correction by hamming codes and error inducing check register |
| US5805614A (en) * | 1996-07-03 | 1998-09-08 | General Signal Corporation | Fault tolerant switch fabric with control and data correction by hamming codes |
| JP3382886B2 (ja) * | 1999-06-03 | 2003-03-04 | 宮城日本電気株式会社 | 信号選択回路 |
| US6891424B1 (en) * | 1999-09-29 | 2005-05-10 | Telasic Communications, Inc. | Monolithic payload IF switch |
| US6771162B1 (en) * | 2000-10-12 | 2004-08-03 | Fairchild Semiconductor Corporation | Active cell crosspoint switch |
| FR2833449A1 (fr) * | 2001-12-11 | 2003-06-13 | Koninkl Philips Electronics Nv | Dispositif de commutation comportant une voie de reference en tension commune |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2155120A5 (ja) * | 1971-10-08 | 1973-05-18 | Labo Cent Telecommunicat | |
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