JPH05199558A - 電子交換機 - Google Patents
電子交換機Info
- Publication number
- JPH05199558A JPH05199558A JP1032192A JP1032192A JPH05199558A JP H05199558 A JPH05199558 A JP H05199558A JP 1032192 A JP1032192 A JP 1032192A JP 1032192 A JP1032192 A JP 1032192A JP H05199558 A JPH05199558 A JP H05199558A
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- Japan
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- bit string
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Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 17
- 230000006835 compression Effects 0.000 description 5
- 238000007906 compression Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Exchange Systems With Centralized Control (AREA)
- Devices For Supply Of Signal Current (AREA)
Abstract
(57)【要約】
【目的】 コード発生器が出力できないコードを含んだ
ディジタルコードを回路網に出力させることを目的とす
る。 【構成】 コード記憶メモリ２に供給する読み出しアド
レス信号５の初期化用に設定した第一コードを、必要と
するビット列を出力するコード中では使用されない第二
コードに置き換えて出力するコード発生器１と、コード
発生器１の出力はディジタルコード変換メモリ１２に送
られて第二コードを第一コードに変換し、また第二コー
ド以外のコードは変換せずに回線網１５に出力するコー
ド変換メモリ１２を備えたことを特徴とする。
ディジタルコードを回路網に出力させることを目的とす
る。 【構成】 コード記憶メモリ２に供給する読み出しアド
レス信号５の初期化用に設定した第一コードを、必要と
するビット列を出力するコード中では使用されない第二
コードに置き換えて出力するコード発生器１と、コード
発生器１の出力はディジタルコード変換メモリ１２に送
られて第二コードを第一コードに変換し、また第二コー
ド以外のコードは変換せずに回線網１５に出力するコー
ド変換メモリ１２を備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電子交換機のディジタ
ルビット列送出手段に利用する。特に、コーダによって
特定のビット列パターンの変換を行うディジタルビット
列送出手段に関する。
ルビット列送出手段に利用する。特に、コーダによって
特定のビット列パターンの変換を行うディジタルビット
列送出手段に関する。
【０００２】
【従来の技術】従来例では、コーダを使用せずにディジ
タルビット列発生装置からのデータをそのまま出力する
か、コーダを使用したとしても特定のビット列パターン
だけの変換は行わない。
タルビット列発生装置からのデータをそのまま出力する
か、コーダを使用したとしても特定のビット列パターン
だけの変換は行わない。
【０００３】
【発明が解決しようとする課題】このような従来例で
は、特定のビット列パターンを読み出しアドレス信号の
初期化用に設定すると、この特定のビット列パターンは
ディジタルビット列発生用のメモリに入力する読み出し
アドレス信号を初期値に戻す制御用パターンとしてのみ
使われるので、特定のビット列パターン自体をディジタ
ルビット列として出力することができない。また、特定
のビット列パターンのみの変換を行わないので、特定の
ビット列パターンをデータとして送りたいときに他のビ
ット列パターンを送り、コーダでこの他のビット列パタ
ーンが入力されたときのみ特定のビット列パターンと同
一コードに変換することによって最終的に特定のビット
列パターンを送出することもできない。このように従来
例では読み出しアドレス信号初期化用に設定した特定の
ビット列パターンと同一のコードは送出することができ
ない欠点があった。
は、特定のビット列パターンを読み出しアドレス信号の
初期化用に設定すると、この特定のビット列パターンは
ディジタルビット列発生用のメモリに入力する読み出し
アドレス信号を初期値に戻す制御用パターンとしてのみ
使われるので、特定のビット列パターン自体をディジタ
ルビット列として出力することができない。また、特定
のビット列パターンのみの変換を行わないので、特定の
ビット列パターンをデータとして送りたいときに他のビ
ット列パターンを送り、コーダでこの他のビット列パタ
ーンが入力されたときのみ特定のビット列パターンと同
一コードに変換することによって最終的に特定のビット
列パターンを送出することもできない。このように従来
例では読み出しアドレス信号初期化用に設定した特定の
ビット列パターンと同一のコードは送出することができ
ない欠点があった。
【０００４】本発明は、このような欠点を除去するもの
で、コード発生器が出力できないコードを含んだディジ
タルコードを回路網に出力させる手段をもつ電子交換機
を提供することを目的とする。
で、コード発生器が出力できないコードを含んだディジ
タルコードを回路網に出力させる手段をもつ電子交換機
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、あらかじめ定
められたビット列を連続的に発生するコード発生器と、
入力されたディジタルビット列を他のディジタルビット
列へ変換する変換手段を含むコード変換手段とを備えた
電子交換機において、上記コード発生器は、ディジタル
ビット列データがあらかじめ蓄積されたメモリと、この
メモリに読み出しアドレス信号を供給してこのメモリに
あらかじめ蓄積されたディジタルビット列データを読み
出す手段と、あらかじめ定められた第一ディジタルビッ
ト列が上記メモリから読み出されたことを検出したとき
に読み出しアドレス信号を初期値に戻す手段とを備え、
上記コード変換手段は、あらかじめ定められた第二ディ
ジタルビット列に等しくないディジタルビット列が入力
されたときは上記変換手段を無効にしてこの入力された
ディジタルビット列を中継する手段と、第二ディジタル
ビット列に等しいディジタルビット列が入力されたとき
に上記変換手段で第一ビット列に等しいディジタルビッ
ト列に変換されたディジタルビット列を中継する手段と
を備えたことを特徴とする。
められたビット列を連続的に発生するコード発生器と、
入力されたディジタルビット列を他のディジタルビット
列へ変換する変換手段を含むコード変換手段とを備えた
電子交換機において、上記コード発生器は、ディジタル
ビット列データがあらかじめ蓄積されたメモリと、この
メモリに読み出しアドレス信号を供給してこのメモリに
あらかじめ蓄積されたディジタルビット列データを読み
出す手段と、あらかじめ定められた第一ディジタルビッ
ト列が上記メモリから読み出されたことを検出したとき
に読み出しアドレス信号を初期値に戻す手段とを備え、
上記コード変換手段は、あらかじめ定められた第二ディ
ジタルビット列に等しくないディジタルビット列が入力
されたときは上記変換手段を無効にしてこの入力された
ディジタルビット列を中継する手段と、第二ディジタル
ビット列に等しいディジタルビット列が入力されたとき
に上記変換手段で第一ビット列に等しいディジタルビッ
ト列に変換されたディジタルビット列を中継する手段と
を備えたことを特徴とする。
【０００６】ここで、第一ディジタルビット列が上記メ
モリに入力する読み出しアドレス信号を初期値に戻す制
御用パターンであっても良い。
モリに入力する読み出しアドレス信号を初期値に戻す制
御用パターンであっても良い。
【０００７】
【作用】コード記憶メモリに供給する読み出しアドレス
信号の初期化用に設定した第一コードを出力できないコ
ード発生器は、第一コードと等しい値の出力を必要とす
るビット列を出力するコード中では使用されない第二コ
ードに置き換えて出力し、コード発生器の出力はディジ
タルコード変換メモリに送られて第二コードは第一コー
ドに変換され、また第二コード以外はそのまま変換され
ずに回路網に出力される。
信号の初期化用に設定した第一コードを出力できないコ
ード発生器は、第一コードと等しい値の出力を必要とす
るビット列を出力するコード中では使用されない第二コ
ードに置き換えて出力し、コード発生器の出力はディジ
タルコード変換メモリに送られて第二コードは第一コー
ドに変換され、また第二コード以外はそのまま変換され
ずに回路網に出力される。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の構成を示すブロック
図である。この実施例はディジタルビット列を発生する
コード発生器１、通話路の設定を行う時分割スイッチ
８、交換機全体の制御を行う中央制御装置９および回線
網１５に接続され内部にコーダとなるコード変換メモリ
１２を有するトランク装置１１を備える。すなわち、こ
の実施例は、図１に示すように、あらかじめ定められた
ビット列を連続的に発生するコード発生器１と、入力さ
れたディジタルビット列を他のディジタルビット列へ変
換する変換手段を含むコード変換手段であるコード変換
メモリ１２とを備え、さらに、本発明の特徴とする手段
として、コード発生器１は、ディジタルビット列データ
があらかじめ蓄積されたメモリであるコード記憶メモリ
２と、このメモリに読み出しアドレス信号を供給してこ
のメモリにあらかじめ蓄積されたディジタルビット列デ
ータを読み出す手段であるカウンタ３と、あらかじめ定
められた第一ディジタルビット列が上記メモリから読み
出されたことを検出したときに読み出しアドレス信号を
初期値に戻す手段であるパターン監視回路４とを備え、
上記コード変換手段は、あらかじめ定められた第二ディ
ジタルビット列に等しくないディジタルビット列が入力
されたときは上記変換手段を無効にしてこの入力された
ディジタルビット列を中継する手段と、第二ディジタル
ビット列に等しいディジタルビット列が入力されたとき
に上記変換手段で第一ビット列に等しいディジタルビッ
ト列に変換されたディジタルビット列を中継する手段と
を備える。
して説明する。図１はこの実施例の構成を示すブロック
図である。この実施例はディジタルビット列を発生する
コード発生器１、通話路の設定を行う時分割スイッチ
８、交換機全体の制御を行う中央制御装置９および回線
網１５に接続され内部にコーダとなるコード変換メモリ
１２を有するトランク装置１１を備える。すなわち、こ
の実施例は、図１に示すように、あらかじめ定められた
ビット列を連続的に発生するコード発生器１と、入力さ
れたディジタルビット列を他のディジタルビット列へ変
換する変換手段を含むコード変換手段であるコード変換
メモリ１２とを備え、さらに、本発明の特徴とする手段
として、コード発生器１は、ディジタルビット列データ
があらかじめ蓄積されたメモリであるコード記憶メモリ
２と、このメモリに読み出しアドレス信号を供給してこ
のメモリにあらかじめ蓄積されたディジタルビット列デ
ータを読み出す手段であるカウンタ３と、あらかじめ定
められた第一ディジタルビット列が上記メモリから読み
出されたことを検出したときに読み出しアドレス信号を
初期値に戻す手段であるパターン監視回路４とを備え、
上記コード変換手段は、あらかじめ定められた第二ディ
ジタルビット列に等しくないディジタルビット列が入力
されたときは上記変換手段を無効にしてこの入力された
ディジタルビット列を中継する手段と、第二ディジタル
ビット列に等しいディジタルビット列が入力されたとき
に上記変換手段で第一ビット列に等しいディジタルビッ
ト列に変換されたディジタルビット列を中継する手段と
を備える。
【０００９】次に、この実施例の動作を説明する。コー
ド発生器１は、定期的にアドレス値を「１」ずつインク
リメントするカウンタ３から供給される読み出しアドレ
ス信号５に従ってコード記憶メモリ２に記憶してあるデ
ータパターンを順次読み出してコードデータ６を発生さ
せる。パターン監視回路４はコードデータ６を常に監視
し、読み出しアドレス信号初期化用に設定してあるデー
タ（本実施例では‘ＦＦＨ' とする）を認識すると、カ
ウンタ３に対してカウンタリセット信号７を送出して読
み出しアドレス信号５の初期化を行う。以上の動作を繰
り返すことにより、コード発生器１はコード記憶メモリ
２に記憶させてあるデータパターンを繰り返し送出す
る。また、回線網１５に接続されるトランク装置１１
は、通常時分割スイッチ８から送られてくるディジタル
信号を回線網１５側に合わせたレベルまたはコードに調
整して出力するコード変換メモリ１２を有する。
ド発生器１は、定期的にアドレス値を「１」ずつインク
リメントするカウンタ３から供給される読み出しアドレ
ス信号５に従ってコード記憶メモリ２に記憶してあるデ
ータパターンを順次読み出してコードデータ６を発生さ
せる。パターン監視回路４はコードデータ６を常に監視
し、読み出しアドレス信号初期化用に設定してあるデー
タ（本実施例では‘ＦＦＨ' とする）を認識すると、カ
ウンタ３に対してカウンタリセット信号７を送出して読
み出しアドレス信号５の初期化を行う。以上の動作を繰
り返すことにより、コード発生器１はコード記憶メモリ
２に記憶させてあるデータパターンを繰り返し送出す
る。また、回線網１５に接続されるトランク装置１１
は、通常時分割スイッチ８から送られてくるディジタル
信号を回線網１５側に合わせたレベルまたはコードに調
整して出力するコード変換メモリ１２を有する。
【００１０】ここで、コード発生器１のデータパターン
発生方式を取るときに一例として図２に示す符号圧縮コ
ードを回線網１５に送出する場合を説明する。図２に示
す一例の基本データパターンを「１１、３３、ＦＦ、２
２Ｈ」とする。このパターンをそのままコード記憶メモ
リ２に記憶させると、アドレス信号初期化用データが
「ＦＦＨ」であるので出力される符号圧縮コードは「１
１、３３Ｈ」の繰り返しになってしまう。そこで送出す
る符号圧縮コードパターン系列中では使用しないコード
パターン（ここでは一例として「ＦＥＨ」とする）を、
出力データとしての「ＦＦＨ」が必要なコード記憶メモ
リ２上のエリアに記憶させておく（図３）。中央制御装
置９は時分割スイッチ８に対しコード発生器１とトラン
ク装置１１との間の接続指示を送出する。時分割スイッ
チ８は中央制御装置９からの指示に従い通話路１０を設
定する。コード発生器１は前述した動作により「１１、
３３、ＦＥ、２２Ｈ」の基本データパターンを繰り返し
てコード記憶メモリ２から読み出し、時分割スイッチ８
に送出する。時分割スイッチ８の通話路１０を経由して
このデータはトランク装置１１に入力され、さらにアド
レス入力信号１３としてコード変換メモリ１２に入力さ
れる。この実施例ではコード変換メモリ１２には図４に
示すデータが記憶されており、アドレス入力信号１３が
「ＦＥＨ」の場合には「ＦＦＨ」を出力し、入力が「Ｆ
ＥＨ」以外の場合には入力データと同じ値を出力する。
コード発生器１から送られてきたデータは最終的にこの
コード変換メモリ１２で変換を受けて「１１、３３、Ｆ
Ｆ、２２Ｈ」を繰り返す符号圧縮コードパターンになり
回線網１５に送出される。
発生方式を取るときに一例として図２に示す符号圧縮コ
ードを回線網１５に送出する場合を説明する。図２に示
す一例の基本データパターンを「１１、３３、ＦＦ、２
２Ｈ」とする。このパターンをそのままコード記憶メモ
リ２に記憶させると、アドレス信号初期化用データが
「ＦＦＨ」であるので出力される符号圧縮コードは「１
１、３３Ｈ」の繰り返しになってしまう。そこで送出す
る符号圧縮コードパターン系列中では使用しないコード
パターン（ここでは一例として「ＦＥＨ」とする）を、
出力データとしての「ＦＦＨ」が必要なコード記憶メモ
リ２上のエリアに記憶させておく（図３）。中央制御装
置９は時分割スイッチ８に対しコード発生器１とトラン
ク装置１１との間の接続指示を送出する。時分割スイッ
チ８は中央制御装置９からの指示に従い通話路１０を設
定する。コード発生器１は前述した動作により「１１、
３３、ＦＥ、２２Ｈ」の基本データパターンを繰り返し
てコード記憶メモリ２から読み出し、時分割スイッチ８
に送出する。時分割スイッチ８の通話路１０を経由して
このデータはトランク装置１１に入力され、さらにアド
レス入力信号１３としてコード変換メモリ１２に入力さ
れる。この実施例ではコード変換メモリ１２には図４に
示すデータが記憶されており、アドレス入力信号１３が
「ＦＥＨ」の場合には「ＦＦＨ」を出力し、入力が「Ｆ
ＥＨ」以外の場合には入力データと同じ値を出力する。
コード発生器１から送られてきたデータは最終的にこの
コード変換メモリ１２で変換を受けて「１１、３３、Ｆ
Ｆ、２２Ｈ」を繰り返す符号圧縮コードパターンになり
回線網１５に送出される。
【００１１】
【発明の効果】本発明は、以上説明したように、ディジ
タルビット列発生用のデータメモリに供給する読み出し
アドレス信号を初期化する制御用ディジタルビット列と
同じ値のデータとしてのディジタルビット列を送出する
ことを可能にしたので、コード発生器の動作方式に制限
されることなく要求されるディジタルビット列を送出で
きる効果がある。
タルビット列発生用のデータメモリに供給する読み出し
アドレス信号を初期化する制御用ディジタルビット列と
同じ値のデータとしてのディジタルビット列を送出する
ことを可能にしたので、コード発生器の動作方式に制限
されることなく要求されるディジタルビット列を送出で
きる効果がある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】図１にかかわる符号圧縮コードパターンの内容
を示す図。
を示す図。
【図３】図１に含まれるコード記憶メモリの内容を示す
図。
図。
【図４】図１に含まれるコード変換メモリの内容を示す
図。
図。
１ コード発生器 ２ コード記憶メモリ ３ カウンタ ４ パターン監視回路 ８ 時分割スイッチ ９ 中央制御装置 １０ 通話路 １１ トランク装置 １２ コード変換メモリ １５ 回線網
Claims (2)
- 【請求項１】 あらかじめ定められたビット列を連続的
に発生するコード発生器と、 入力されたディジタルビット列を他のディジタルビット
列へ変換する変換手段を含むコード変換手段とを備えた
電子交換機において、 上記コード発生器は、 ディジタルビット列データがあらかじめ蓄積されたメモ
リと、 このメモリに読み出しアドレス信号を供給してこのメモ
リにあらかじめ蓄積されたディジタルビット列データを
読み出す手段と、 あらかじめ定められた第一ディジタルビット列が上記メ
モリから読み出されたことを検出したときに読み出しア
ドレス信号を初期値に戻す手段とを備え、 上記コード変換手段は、 あらかじめ定められた第二ディジタルビット列に等しく
ないディジタルビット列が入力されたときは上記変換手
段を無効にしてこの入力されたディジタルビット列を中
継する手段と、 第二ディジタルビット列に等しいディジタルビット列が
入力されたときに上記変換手段で第一ビット列に等しい
ディジタルビット列に変換されたディジタルビット列を
中継する手段とを備えたことを特徴とする電子交換機。 - 【請求項２】 第一ディジタルビット列が上記メモリに
入力する読み出しアドレス信号を初期値に戻す制御用パ
ターンである請求項１記載の電子交換機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032192A JPH05199558A (ja) | 1992-01-23 | 1992-01-23 | 電子交換機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032192A JPH05199558A (ja) | 1992-01-23 | 1992-01-23 | 電子交換機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199558A true JPH05199558A (ja) | 1993-08-06 |
Family
ID=11746968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1032192A Pending JPH05199558A (ja) | 1992-01-23 | 1992-01-23 | 電子交換機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199558A (ja) |
-
1992
- 1992-01-23 JP JP1032192A patent/JPH05199558A/ja active Pending
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