JPH0520008Y2 - - Google Patents
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- JPH0520008Y2 JPH0520008Y2 JP1986021648U JP2164886U JPH0520008Y2 JP H0520008 Y2 JPH0520008 Y2 JP H0520008Y2 JP 1986021648 U JP1986021648 U JP 1986021648U JP 2164886 U JP2164886 U JP 2164886U JP H0520008 Y2 JPH0520008 Y2 JP H0520008Y2
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- input signal
- voltage
- analog
- power
- switching
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Description
【考案の詳細な説明】
「産業上の利用分野」
この考案は、オーデイオ回路等に用いて好適な
高効率、低歪の電力増幅器に関する。
高効率、低歪の電力増幅器に関する。
「従来の技術」
増幅器においては、消費電力の減少化および出
力段回路の発熱量低下などのために、その効率化
が求められている。特に、大出力アンプでは安全
性等のためにも、その発熱量の低下が大きな課題
となつている。
力段回路の発熱量低下などのために、その効率化
が求められている。特に、大出力アンプでは安全
性等のためにも、その発熱量の低下が大きな課題
となつている。
そして、増幅器を高効率化するための手段とし
ては、パルス幅変調方式（PWM方式）やそれに
類似の方式が知られている。例えば、第４図イに
示す回路は、PWM方式を採用した電力増幅器で
あり、コンパレータ２０によつて入力信号Viと
キヤリア信号Caとを比較し、この結果として
PWM矩形波を得る。そして、この矩形波がドラ
イブ回路２１を介してトランジスタ２２，２３の
各ベースに供給され、これにより、トランジスタ
２２，２３の共通コレクタからは第４図ロに示す
ようなPWM信号が出力される。この出力信号を
ローパスフイルタによつて平滑すると、同図ハに
示すように入力信号に対応したアナログ信号が得
られる。
ては、パルス幅変調方式（PWM方式）やそれに
類似の方式が知られている。例えば、第４図イに
示す回路は、PWM方式を採用した電力増幅器で
あり、コンパレータ２０によつて入力信号Viと
キヤリア信号Caとを比較し、この結果として
PWM矩形波を得る。そして、この矩形波がドラ
イブ回路２１を介してトランジスタ２２，２３の
各ベースに供給され、これにより、トランジスタ
２２，２３の共通コレクタからは第４図ロに示す
ようなPWM信号が出力される。この出力信号を
ローパスフイルタによつて平滑すると、同図ハに
示すように入力信号に対応したアナログ信号が得
られる。
ところで、上述したPWM方式やそれに類似の
方式は、その効率の点においては極めて優れてい
るが、アナログ信号をパルス信号に変換し、再度
アナログ信号に戻すという手順のため歪や雑音が
生じ易く、また、大振幅のパルス波を用いるため
不要輻射等の高周波雑音が発生し、その対策が難
しいという問題があつた。そのため、オーデイオ
機器等にはあまり使用されていないのが実状であ
つた。
方式は、その効率の点においては極めて優れてい
るが、アナログ信号をパルス信号に変換し、再度
アナログ信号に戻すという手順のため歪や雑音が
生じ易く、また、大振幅のパルス波を用いるため
不要輻射等の高周波雑音が発生し、その対策が難
しいという問題があつた。そのため、オーデイオ
機器等にはあまり使用されていないのが実状であ
つた。
次に、第５図に示す回路は、電源電圧切換方式
の増幅回路であり、入力信号の振幅に応じて出力
段トランジスタの駆動電源電圧を切り換えるもの
である。すなわち、入力信号Viをアナログアン
プ２５を介してトランジスタ２６，２７のベース
に供給し、また、制御回路２８によつて入力レベ
ルを検出し、この検出した入力レベルに応じてス
イツチSa1〜Sa3のいづれか１つおよびスイツチ
Sb1〜Sb3のいづれか１つをオンとするように動
作する。
の増幅回路であり、入力信号の振幅に応じて出力
段トランジスタの駆動電源電圧を切り換えるもの
である。すなわち、入力信号Viをアナログアン
プ２５を介してトランジスタ２６，２７のベース
に供給し、また、制御回路２８によつて入力レベ
ルを検出し、この検出した入力レベルに応じてス
イツチSa1〜Sa3のいづれか１つおよびスイツチ
Sb1〜Sb3のいづれか１つをオンとするように動
作する。
そして、第５図に示す回路によれば、入力信号
の振幅値に応じてスイツチSa1〜Sa3のいづれか
１つ、およびスイツチSb1〜Sb3のいづれか１つ
が適宜オンとなり、これによつてトランジスタ２
６，２７の駆動電源電圧が入力信号に応じて変化
する。したがつて、出力段トランジスタの電源電
圧が固定となつている回路に比べて効率が向上す
る利点があり、また、入力信号がアナログ信号の
まま増幅されるので第４図に示す回路のような不
都合点がない。
の振幅値に応じてスイツチSa1〜Sa3のいづれか
１つ、およびスイツチSb1〜Sb3のいづれか１つ
が適宜オンとなり、これによつてトランジスタ２
６，２７の駆動電源電圧が入力信号に応じて変化
する。したがつて、出力段トランジスタの電源電
圧が固定となつている回路に比べて効率が向上す
る利点があり、また、入力信号がアナログ信号の
まま増幅されるので第４図に示す回路のような不
都合点がない。
ところで、上述した第５図に示す回路において
は、トランジスタ２６，２７に入力される信号に
対し、第６図ロに示すような小刻みな電圧切換を
行つた方が、同図イに示すような刻みの大きな切
換に比べて効率が良い。すなわち、電圧切換の刻
みが大きい場合は、図に斜線を付した部分の面積
が大となるから、その分だけ損失が増大してしま
う。しかしながら、同図ロに示すような小刻みな
電圧切換を行うには、第５図に示す切換用の電源
Va1〜Va3，Vb1〜Vb3およびスイツチSa1〜Sa3，
Sb1〜Sb3の数を増やさなければならず、構成の
複雑化およびコストの増大化を招く問題があつ
た。
は、トランジスタ２６，２７に入力される信号に
対し、第６図ロに示すような小刻みな電圧切換を
行つた方が、同図イに示すような刻みの大きな切
換に比べて効率が良い。すなわち、電圧切換の刻
みが大きい場合は、図に斜線を付した部分の面積
が大となるから、その分だけ損失が増大してしま
う。しかしながら、同図ロに示すような小刻みな
電圧切換を行うには、第５図に示す切換用の電源
Va1〜Va3，Vb1〜Vb3およびスイツチSa1〜Sa3，
Sb1〜Sb3の数を増やさなければならず、構成の
複雑化およびコストの増大化を招く問題があつ
た。
この考案は上述した事情に鑑みてなされたもの
で、切換用電源の数をそれほど増やすことなく小
刻みな電源電圧切換を行うことができ、かつ、不
要輻射等の高周波妨害を大幅に低減し得て、高効
率かつ、低歪の電力増幅器を提供することを目的
としている。
で、切換用電源の数をそれほど増やすことなく小
刻みな電源電圧切換を行うことができ、かつ、不
要輻射等の高周波妨害を大幅に低減し得て、高効
率かつ、低歪の電力増幅器を提供することを目的
としている。
「問題点を解決するための手段」
この考案は、上記問題点を解決するために、予
め設定された複数の基準値とアナログ入力信号の
絶対値とを比較し、この比較結果に基づいて逐次
前記アナログ入力信号を２進化デジタルコード化
する変換回路と、前記２進化デジタルコードの各
ビツトに対応した数だけ設けられるとともに電圧
値が各ビツトに対応して重み付けされている複数
の電圧源と、これら各電圧源のうち前記２進化デ
ジタルコードによつて指定されるものを直列接続
して出力する切換回路とを有するデジタル電力増
幅器と、前記アナログ入力信号をアナログ信号の
まま電力増幅して負荷に供給するとともに、前記
デジタル電力増幅器の出力を動作電源として用い
るアナログ電力増幅器を具備している。
め設定された複数の基準値とアナログ入力信号の
絶対値とを比較し、この比較結果に基づいて逐次
前記アナログ入力信号を２進化デジタルコード化
する変換回路と、前記２進化デジタルコードの各
ビツトに対応した数だけ設けられるとともに電圧
値が各ビツトに対応して重み付けされている複数
の電圧源と、これら各電圧源のうち前記２進化デ
ジタルコードによつて指定されるものを直列接続
して出力する切換回路とを有するデジタル電力増
幅器と、前記アナログ入力信号をアナログ信号の
まま電力増幅して負荷に供給するとともに、前記
デジタル電力増幅器の出力を動作電源として用い
るアナログ電力増幅器を具備している。
「作用」
入力信号が基準値を横切る毎に、デジタル電力
増幅器の出力電圧が最小ビツトコードに対応する
電源電圧の間隔で小刻みに増減し、前記アナログ
電力増幅器には増幅すべき信号の振幅値に応じた
必要最低限の動作電源電圧が的確に印加される。
さらに、入力信号の変化が遅いとき（周波数が低
いとき）は、デジタル増幅器の出力電圧切換の間
隔が長くなり、不要輻射等が可及的に低減され
る。
増幅器の出力電圧が最小ビツトコードに対応する
電源電圧の間隔で小刻みに増減し、前記アナログ
電力増幅器には増幅すべき信号の振幅値に応じた
必要最低限の動作電源電圧が的確に印加される。
さらに、入力信号の変化が遅いとき（周波数が低
いとき）は、デジタル増幅器の出力電圧切換の間
隔が長くなり、不要輻射等が可及的に低減され
る。
「実施例」
以下、図面を参照してこの考案の実施例につい
て説明する。
て説明する。
第１図はこの考案の一実施例の構成を示す回路
図である。この図において、１はアナログ増幅器
であり、入力端子２に印加される入力信号がデイ
レイラインDLを介して供給されるようになつて
いる。デイレイラインDLは入力信号を微少時間
だけ遅延させるもので、例えば、ローパスフイル
タ等によつて構成される。なお、このデイレイラ
インDLの機能については後述する。
図である。この図において、１はアナログ増幅器
であり、入力端子２に印加される入力信号がデイ
レイラインDLを介して供給されるようになつて
いる。デイレイラインDLは入力信号を微少時間
だけ遅延させるもので、例えば、ローパスフイル
タ等によつて構成される。なお、このデイレイラ
インDLの機能については後述する。
次に、Qa，Qbはパワートランジスタであり、
各々のエミツタがエミツタ抵抗re，reを介して共
通接続され、エミツタ抵抗re，reの接続点と接地
点との間に負荷ZLが介挿されている。Ba，Bbは
直列接続されたベースバイアス源であり、バイア
ス源Ba，Bbは各々トランジスタQaおよびQbに
ベースバイアス電流を供給する。前述したアナロ
グ増幅器１の出力信号は、このバイアス源Ba，
Bbの接続点に供給されるようになつている。ま
た、エミツタ抵抗re，reの接続点と偏差検出点４
との間にはインピーダンス素子３が介挿され、負
帰還がかけられるようになつている（帰還率は
β）。そして、上述した構成要素によりアナログ
アンプ部A.AMPが構成されており、このアナロ
グアンプ部A.AMPは入力端子２に供給される入
力信号をアナログ信号のまま増幅し、エミツタ抵
抗re，reの接続点から出力する。
各々のエミツタがエミツタ抵抗re，reを介して共
通接続され、エミツタ抵抗re，reの接続点と接地
点との間に負荷ZLが介挿されている。Ba，Bbは
直列接続されたベースバイアス源であり、バイア
ス源Ba，Bbは各々トランジスタQaおよびQbに
ベースバイアス電流を供給する。前述したアナロ
グ増幅器１の出力信号は、このバイアス源Ba，
Bbの接続点に供給されるようになつている。ま
た、エミツタ抵抗re，reの接続点と偏差検出点４
との間にはインピーダンス素子３が介挿され、負
帰還がかけられるようになつている（帰還率は
β）。そして、上述した構成要素によりアナログ
アンプ部A.AMPが構成されており、このアナロ
グアンプ部A.AMPは入力端子２に供給される入
力信号をアナログ信号のまま増幅し、エミツタ抵
抗re，reの接続点から出力する。
次に、５は、入力信号を全波整流して入力信号
の絶対値（アナログ値）を検出してレベル検出コ
ンパレータ６に供給する絶対値検出回路である。
レベル検出コンパレータ６は、予め等間隔に設定
された８段階の基準レベルと絶対値検出回路５の
出力信号のレベルとを各々比較するものであり、
絶対値検出回路５の信号レベルが大となるにした
がつて、最小レベルに対応する出力から順次
“１”信号として行く。したがつて、絶対値検出
回路５の出力レベルが最大の時は、レベル検出コ
ンパレータの８つの出力は全部“１”信号とな
り、また、絶対値検出回路５の出力信号が最小基
準レベルより小さい場合は、レベル検出コンパレ
ータ８の出力は全部“０”信号となる。
の絶対値（アナログ値）を検出してレベル検出コ
ンパレータ６に供給する絶対値検出回路である。
レベル検出コンパレータ６は、予め等間隔に設定
された８段階の基準レベルと絶対値検出回路５の
出力信号のレベルとを各々比較するものであり、
絶対値検出回路５の信号レベルが大となるにした
がつて、最小レベルに対応する出力から順次
“１”信号として行く。したがつて、絶対値検出
回路５の出力レベルが最大の時は、レベル検出コ
ンパレータの８つの出力は全部“１”信号とな
り、また、絶対値検出回路５の出力信号が最小基
準レベルより小さい場合は、レベル検出コンパレ
ータ８の出力は全部“０”信号となる。
７は、レベル検出コンパレータ６の８つの出力
信号の状態を３ビツトのデジタル信号にデコード
するエンコーダ（8LINE TO ３ BCD エンコ
ーダ）であり、20〜22ビツトの出力信号は各々フ
オトカプラPC０〜PC２を介して、スイツチング
用の電界効果トランジスタSWA〜SWCのゲート
に供給されるようになつている。上記構成によれ
ば、エンコーダ７のいづれかのビツトが“１”と
なると、そのビツトに対応する電界効果トランジ
スタSWA〜SWCがオンとなり、この結果、電界
効果トランジスタSWA〜SWCのオン／オフ状態
は入力信号の波高値の２進化レベルに対応する。
なお、この実施例において、フオトカプラPC０
〜PC２を用いているのは、エンコーダ７をTTL
によつて構成しているためであり、エンコーダ７
の出力信号レベルと電界効果トランジスタSWA
〜SWCのゲート電位とのインターフエイスを取
るためである。
信号の状態を３ビツトのデジタル信号にデコード
するエンコーダ（8LINE TO ３ BCD エンコ
ーダ）であり、20〜22ビツトの出力信号は各々フ
オトカプラPC０〜PC２を介して、スイツチング
用の電界効果トランジスタSWA〜SWCのゲート
に供給されるようになつている。上記構成によれ
ば、エンコーダ７のいづれかのビツトが“１”と
なると、そのビツトに対応する電界効果トランジ
スタSWA〜SWCがオンとなり、この結果、電界
効果トランジスタSWA〜SWCのオン／オフ状態
は入力信号の波高値の２進化レベルに対応する。
なお、この実施例において、フオトカプラPC０
〜PC２を用いているのは、エンコーダ７をTTL
によつて構成しているためであり、エンコーダ７
の出力信号レベルと電界効果トランジスタSWA
〜SWCのゲート電位とのインターフエイスを取
るためである。
V0，V1，V2は各々エンコーダ７の各出力ビツ
トに対応して設けられている電圧源であり、その
電圧値はビツトに応じた重み付けがなされてお
り、すなわち、Ｅ，2E，4Eとなつている。上述
した電圧源V0，V1，V2は各々ａ−ｂ点間に同一
方向（ｂ点側を正）に介挿されており、また、ａ
点と電圧源V0との間、電圧源V0と電圧源V1との
間、および電圧源V1とV2との間に電界効果トラ
ンジスタSWA，SWBおよびSWCが各々介挿さ
れている。D0，D1，D2は、各々ａ−ｂ点間に同
一方向に直列接続されたスイツチング用のダイオ
ードであり、ダイオードD0のアノードがａ点に、
ダイオードD1，D2のアノードが電圧源V0，V1の
各正電極に各々接続されている。
トに対応して設けられている電圧源であり、その
電圧値はビツトに応じた重み付けがなされてお
り、すなわち、Ｅ，2E，4Eとなつている。上述
した電圧源V0，V1，V2は各々ａ−ｂ点間に同一
方向（ｂ点側を正）に介挿されており、また、ａ
点と電圧源V0との間、電圧源V0と電圧源V1との
間、および電圧源V1とV2との間に電界効果トラ
ンジスタSWA，SWBおよびSWCが各々介挿さ
れている。D0，D1，D2は、各々ａ−ｂ点間に同
一方向に直列接続されたスイツチング用のダイオ
ードであり、ダイオードD0のアノードがａ点に、
ダイオードD1，D2のアノードが電圧源V0，V1の
各正電極に各々接続されている。
次に、第１図に示す８は、入力信号の極性を判
定するコンパレータであり、入力信号が正のとき
は“０”レベルの出力信号ｅをスイツチング用の
電界効果トランジスタsweに供給し、入力信号が
負のときは“１”レベルの出力信号ｆをスイツチ
ング用の電界効果トランジスタswfのゲートに供
給する。また、VfはパワートランジスタQaのコ
レクタに印加される電圧の最下位値を保証するた
めの電圧源（値はＥ），Vrはパワートランジスタ
Qbのコレクタに印加される電圧の最下位値を保
証する電圧源（値はＥ）であり、D4，D5，D7，
D8は各々スイツチング用のダイオードである。
そして、上記各構成要素により、デジタルアンプ
部D.AMPが構成されている。
定するコンパレータであり、入力信号が正のとき
は“０”レベルの出力信号ｅをスイツチング用の
電界効果トランジスタsweに供給し、入力信号が
負のときは“１”レベルの出力信号ｆをスイツチ
ング用の電界効果トランジスタswfのゲートに供
給する。また、VfはパワートランジスタQaのコ
レクタに印加される電圧の最下位値を保証するた
めの電圧源（値はＥ），Vrはパワートランジスタ
Qbのコレクタに印加される電圧の最下位値を保
証する電圧源（値はＥ）であり、D4，D5，D7，
D8は各々スイツチング用のダイオードである。
そして、上記各構成要素により、デジタルアンプ
部D.AMPが構成されている。
次に、上述した構成によるこの実施例の動作を
説明する。
説明する。
まず、入力信号が供給されると、エンコーダ７
がその絶対値に対応する２進デジタル信号を出力
し、この結果、電界効果トランジスタSWA〜
SWCが上記２進デジタル信号に対応してオンあ
るいはオフ状態となる。そして、電界効果トラン
ジスタSWA〜SWCのいづれかがオンとなると、
そのビツトに対応するダイオードD0〜D2が逆バ
イアスとなつてオフとなり、この結果、当該ビツ
トの電圧源の電圧値が第１図に示す点ａ−ｂ間に
出力される。したがつて、点ａ−ｂ間に出力され
る電圧は、電界効果トランジスタSWA〜SWCが
オンとなつたビツトの電圧源の電圧値を加え合わ
せた電圧となり、すなわち、入力信号の絶対値の
２進化コードに対応する電圧となる。
がその絶対値に対応する２進デジタル信号を出力
し、この結果、電界効果トランジスタSWA〜
SWCが上記２進デジタル信号に対応してオンあ
るいはオフ状態となる。そして、電界効果トラン
ジスタSWA〜SWCのいづれかがオンとなると、
そのビツトに対応するダイオードD0〜D2が逆バ
イアスとなつてオフとなり、この結果、当該ビツ
トの電圧源の電圧値が第１図に示す点ａ−ｂ間に
出力される。したがつて、点ａ−ｂ間に出力され
る電圧は、電界効果トランジスタSWA〜SWCが
オンとなつたビツトの電圧源の電圧値を加え合わ
せた電圧となり、すなわち、入力信号の絶対値の
２進化コードに対応する電圧となる。
そして、入力信号が正のときは、電界効果トラ
ンジスタsweがオンとなり、この結果、点ａ−ｂ
間に得られる入力信号のレベルに対応する電圧と
電圧源Vfの電圧との加算値がダイオードD5を介
してパワートランジスタQaのコレクタに供給さ
れる。また、この場合は、ダイオードD4，D6は
オフ状態となるが、ダイオードD7はオン状態と
なるので、パワートランジスタQbのコレクタに
は電圧源Vrの電圧−Ｅが印加される。
ンジスタsweがオンとなり、この結果、点ａ−ｂ
間に得られる入力信号のレベルに対応する電圧と
電圧源Vfの電圧との加算値がダイオードD5を介
してパワートランジスタQaのコレクタに供給さ
れる。また、この場合は、ダイオードD4，D6は
オフ状態となるが、ダイオードD7はオン状態と
なるので、パワートランジスタQbのコレクタに
は電圧源Vrの電圧−Ｅが印加される。
入力信号が負のときは、電界効果トランジスタ
swfがオンとなり、この結果、点ａ−ｂ間に得ら
れる入力信号レベルに対応する電圧と電圧源Vr
の電圧との加算値がダイオードD6を介してパワ
ートランジスタQbのコレクタに負方向に印加さ
れる。また、この場合は、ダイオードD5，D7は
オフとなるが、ダイオードD4はオンとなるので、
トランジスタQaのコレクタには電圧源Vfの電圧
Ｅが印加される。
swfがオンとなり、この結果、点ａ−ｂ間に得ら
れる入力信号レベルに対応する電圧と電圧源Vr
の電圧との加算値がダイオードD6を介してパワ
ートランジスタQbのコレクタに負方向に印加さ
れる。また、この場合は、ダイオードD5，D7は
オフとなるが、ダイオードD4はオンとなるので、
トランジスタQaのコレクタには電圧源Vfの電圧
Ｅが印加される。
一方、アナログアンプ部A.AMPは、入力信号
をアナログ信号のまま増幅する動作を行つていお
り、その最終段であるパワートランジスタQa，
Qbの電源がデジタルアンプ部D.AMPから供給さ
れる。この場合、入力信号がアナログ増幅されて
アナログアンプA.AMPから出力されるのに要す
る時間は、デジタルアンプ部D.AMPが入力信号
の波高値に対応する電圧をパワートランジスタ
Qa，Qbに供給するのに要する時間よりやや短い
ため、デイレイラインDLを用いてこの時間遅れ
を補償している。
をアナログ信号のまま増幅する動作を行つていお
り、その最終段であるパワートランジスタQa，
Qbの電源がデジタルアンプ部D.AMPから供給さ
れる。この場合、入力信号がアナログ増幅されて
アナログアンプA.AMPから出力されるのに要す
る時間は、デジタルアンプ部D.AMPが入力信号
の波高値に対応する電圧をパワートランジスタ
Qa，Qbに供給するのに要する時間よりやや短い
ため、デイレイラインDLを用いてこの時間遅れ
を補償している。
次に、アナログアンプ部A.AMPの出力信号と
上記デジタルアンプ部D.AMPの出力信号との関
係を第２図に示す。第２図に示すSAおよびSD
は、各々アナログアンプ部A.AMPおよびデジタ
ルアンプ部D.AMPの出力信号波形を示してお
り、この図から判るように、電力段であるパワー
トランジスタQa，Qbの電源は、デジタルアンプ
D.AMPによつて入力信号に応じた値に切換えら
れる。そして、この場合の損失は、波形SDから
SAを減算した部分であるから、極めて効率のよ
いアナログ増幅が行なわれていることが判る。ま
た、この場合のデジタルアンプD.AMPによる電
源切換段数は８段（３ビツト）あるが、切換用の
電圧源は３個で済んでおり、その構成の簡略化が
図られている。
上記デジタルアンプ部D.AMPの出力信号との関
係を第２図に示す。第２図に示すSAおよびSD
は、各々アナログアンプ部A.AMPおよびデジタ
ルアンプ部D.AMPの出力信号波形を示してお
り、この図から判るように、電力段であるパワー
トランジスタQa，Qbの電源は、デジタルアンプ
D.AMPによつて入力信号に応じた値に切換えら
れる。そして、この場合の損失は、波形SDから
SAを減算した部分であるから、極めて効率のよ
いアナログ増幅が行なわれていることが判る。ま
た、この場合のデジタルアンプD.AMPによる電
源切換段数は８段（３ビツト）あるが、切換用の
電圧源は３個で済んでおり、その構成の簡略化が
図られている。
さらに、図に示す期間T1とT2とを見較べてみ
ると、電源切換周期Ｔが期間T1では短く、期間
T2では長くなつていることが判る。すなわち、
入力信号の周波数が高い時は電源切換速度が速
く、入力信号の周波数が低い時は電源切換速度が
遅くなつている。これは、入力信号の周波数が低
いときは、入力信号がレベル検出コンパレータ６
の基準値を１段階分変化するのに要する時間が長
くなり、エンコーダ７の出力信号の変化が遅くな
るからである。この場合、パワートランジスタ
Qa，Qbに対する電源の切換えが不要に多ければ
不要輻射等の高周波妨害が生じ易いという問題が
生じ、また、逆に電源切換が遅過ぎれば、パワー
トランジスタQa，Qbに供給する電源電圧が過小
もしくは過多となる状態が生じて、歪発生や効率
悪化の問題が生ずる。そして、この実施例におい
ては、第２図に示すように、入力信号の変化が速
ければこれに応じて電源切換速度が速くなり、ま
た、入力信号の変化が遅ければ自動的に電源切換
速度も遅くなる。したがつて、この実施例におい
ては、入力信号の波高値に応じた適切な電源電圧
をパワートランジスタQa，Qbに供給することが
できるとともに、電源切換速度を可及的に遅くで
き、これによつて、増幅特性を損なうことなく、
高周波妨害等を低減することができる利点を得て
いる。
ると、電源切換周期Ｔが期間T1では短く、期間
T2では長くなつていることが判る。すなわち、
入力信号の周波数が高い時は電源切換速度が速
く、入力信号の周波数が低い時は電源切換速度が
遅くなつている。これは、入力信号の周波数が低
いときは、入力信号がレベル検出コンパレータ６
の基準値を１段階分変化するのに要する時間が長
くなり、エンコーダ７の出力信号の変化が遅くな
るからである。この場合、パワートランジスタ
Qa，Qbに対する電源の切換えが不要に多ければ
不要輻射等の高周波妨害が生じ易いという問題が
生じ、また、逆に電源切換が遅過ぎれば、パワー
トランジスタQa，Qbに供給する電源電圧が過小
もしくは過多となる状態が生じて、歪発生や効率
悪化の問題が生ずる。そして、この実施例におい
ては、第２図に示すように、入力信号の変化が速
ければこれに応じて電源切換速度が速くなり、ま
た、入力信号の変化が遅ければ自動的に電源切換
速度も遅くなる。したがつて、この実施例におい
ては、入力信号の波高値に応じた適切な電源電圧
をパワートランジスタQa，Qbに供給することが
できるとともに、電源切換速度を可及的に遅くで
き、これによつて、増幅特性を損なうことなく、
高周波妨害等を低減することができる利点を得て
いる。
次に、第３図は上記実施例におけるデジタルア
ンプ部D.AMPのより詳細な構成例を示す回路図
である。なお、この図において第１図の各部と対
応する部分には同一の符号を付しその説明を省略
する。
ンプ部D.AMPのより詳細な構成例を示す回路図
である。なお、この図において第１図の各部と対
応する部分には同一の符号を付しその説明を省略
する。
図に示す１０は、３個の抵抗１０ａ，１０ｂ，
１０ｃ（値はＲ，Ｒ，2R）と、２個のダイオード
Da，Dbとからなる絶対値検出回路であり、第１
図に示す絶対値検出回路５に対応する。なお、こ
の絶対値検出回路１０は入力信号の絶対値の1/2
の値を出力する。次に、１１は８個のコンパレー
タ１１ａ〜１１ｇから成るレベル比較コンパレー
タ、１２は例えばT.I.社のSN74148等の８進−２
進BCDエンコーダであり、１３ａ〜１３ｃは
各々電界効果トランジスタSWA〜SWCのドライ
ブ回路である。また、コンパレータ１５およびト
ランジスタバツフア１６等は第１図に示す極性検
出回路８に対応する回路である。
１０ｃ（値はＲ，Ｒ，2R）と、２個のダイオード
Da，Dbとからなる絶対値検出回路であり、第１
図に示す絶対値検出回路５に対応する。なお、こ
の絶対値検出回路１０は入力信号の絶対値の1/2
の値を出力する。次に、１１は８個のコンパレー
タ１１ａ〜１１ｇから成るレベル比較コンパレー
タ、１２は例えばT.I.社のSN74148等の８進−２
進BCDエンコーダであり、１３ａ〜１３ｃは
各々電界効果トランジスタSWA〜SWCのドライ
ブ回路である。また、コンパレータ１５およびト
ランジスタバツフア１６等は第１図に示す極性検
出回路８に対応する回路である。
「考案の効果」
以上説明したように、この考案によれば、予め
設定された複数の基準値とアナログ入力信号の絶
対値とを比較し、この比較結果に基づいて逐次前
記アナログ入力信号を２進化デジタルコード化す
る変換回路と、前記２進化デジタルコードの各ビ
ツトに対応した数だけ設けられるとともに電圧値
が各ビツトに対応して重み付けされている複数の
電圧源と、これら各電圧源のうち前記２進化デジ
タルコードによつて指定されるものを直列接続し
て出力する切換回路とを有するデジタル電力増幅
器と、前記アナログ入力信号をアナログ信号のま
ま電力増幅して負荷に供給するとともに、前記デ
ジタル電力増幅器の出力を動作電源として用いる
アナログ電力増幅器を具備したので、入力信号が
基準値を横切る毎に、デジタル電力増幅器の出力
電圧が最小ビツトコードに対応する電源電圧の間
隔で小刻みに増減し、切換用電源の数をそれほど
増やすことなく極めて効率の良い電力増幅器を提
供することができる。また、それぞれ重み付けさ
れた各電源を２進数的に組み合わせているので、
電源の数ｎに対して電源電圧の段数が2nと多く設
定でき、部品点数、スペース、コストが少なくて
済む。さらに、入力信号の変化が遅いとき（周波
数が低いとき）は、デジタル増幅器の出力電圧切
換の間隔が長くなり、不要輻射等が可及的に低減
されて高周波妨害を大幅に低減することができる
利点が得られる。
設定された複数の基準値とアナログ入力信号の絶
対値とを比較し、この比較結果に基づいて逐次前
記アナログ入力信号を２進化デジタルコード化す
る変換回路と、前記２進化デジタルコードの各ビ
ツトに対応した数だけ設けられるとともに電圧値
が各ビツトに対応して重み付けされている複数の
電圧源と、これら各電圧源のうち前記２進化デジ
タルコードによつて指定されるものを直列接続し
て出力する切換回路とを有するデジタル電力増幅
器と、前記アナログ入力信号をアナログ信号のま
ま電力増幅して負荷に供給するとともに、前記デ
ジタル電力増幅器の出力を動作電源として用いる
アナログ電力増幅器を具備したので、入力信号が
基準値を横切る毎に、デジタル電力増幅器の出力
電圧が最小ビツトコードに対応する電源電圧の間
隔で小刻みに増減し、切換用電源の数をそれほど
増やすことなく極めて効率の良い電力増幅器を提
供することができる。また、それぞれ重み付けさ
れた各電源を２進数的に組み合わせているので、
電源の数ｎに対して電源電圧の段数が2nと多く設
定でき、部品点数、スペース、コストが少なくて
済む。さらに、入力信号の変化が遅いとき（周波
数が低いとき）は、デジタル増幅器の出力電圧切
換の間隔が長くなり、不要輻射等が可及的に低減
されて高周波妨害を大幅に低減することができる
利点が得られる。
第１図はこの考案の一実施例の構成を示す回路
図、第２図は第１図に示すアナログアンプ部A.
AMPとデジタルアンプ部D.AMP出力信号を示
す波形図、第３図は同実施例におけるデジタルア
ンプ部のより詳細な実施例を示す回路図、第４図
イはPWM増幅回路の構成を示すブロツク図、同
図ロおよびハは各々PWM変調波形および復調波
形を示す波形図、第５図は電圧切換方式を用いた
従来の増幅器の回路図、第６図は電圧切換方式に
おける切換段数と電力ロスとの関係を示す波形図
である。 ５……絶対値検出回路、６……レベル検出コン
パレータ、７……エンコーダ（以上５，６，７は
変換回路）、V0〜V2……電圧源、SWA〜SWD…
…電界効果トランジスタ（切換回路）、D1〜D3…
…ダイオード（切換回路）、D.AMP……デジタ
ル電力増幅器、A.AMP……アナログ電力増幅
器。
図、第２図は第１図に示すアナログアンプ部A.
AMPとデジタルアンプ部D.AMP出力信号を示
す波形図、第３図は同実施例におけるデジタルア
ンプ部のより詳細な実施例を示す回路図、第４図
イはPWM増幅回路の構成を示すブロツク図、同
図ロおよびハは各々PWM変調波形および復調波
形を示す波形図、第５図は電圧切換方式を用いた
従来の増幅器の回路図、第６図は電圧切換方式に
おける切換段数と電力ロスとの関係を示す波形図
である。 ５……絶対値検出回路、６……レベル検出コン
パレータ、７……エンコーダ（以上５，６，７は
変換回路）、V0〜V2……電圧源、SWA〜SWD…
…電界効果トランジスタ（切換回路）、D1〜D3…
…ダイオード（切換回路）、D.AMP……デジタ
ル電力増幅器、A.AMP……アナログ電力増幅
器。
Claims (1)
- 【実用新案登録請求の範囲】 (イ) 予め設定された複数の基準値とアナログ入力
信号の絶対値とを比較し、この比較結果に基づ
いて逐次前記アナログ入力信号を２進化デジタ
ルコード化する変換回路と、前記２進化デジタ
ルコードの各ビツトに対応した数だけ設けられ
るとともに電圧値が各ビツトに対応して重み付
けされている複数の電圧源と、これら各電圧源
のうち前記２進化デジタルコードによつて指定
されるものを直列接続して出力するデジタル電
力増幅器と、 (ロ) 前記アナログ入力信号をアナログ信号のまま
電力増幅して負荷に供給するとともに、前記デ
ジタル電力増幅器の出力を動作電源として用い
るアナログ電力増幅器 とを具備することを特徴とする電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986021648U JPH0520008Y2 (ja) | 1986-02-18 | 1986-02-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986021648U JPH0520008Y2 (ja) | 1986-02-18 | 1986-02-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62133415U JPS62133415U (ja) | 1987-08-22 |
| JPH0520008Y2 true JPH0520008Y2 (ja) | 1993-05-26 |
Family
ID=30818279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986021648U Expired - Lifetime JPH0520008Y2 (ja) | 1986-02-18 | 1986-02-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520008Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002345071A (ja) * | 2001-05-11 | 2002-11-29 | Sony Corp | 音声信号再生装置 |
| JP7002424B2 (ja) * | 2018-08-28 | 2022-01-20 | 株式会社東芝 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132745A (en) * | 1975-05-14 | 1976-11-18 | Sansui Electric Co | Amplifier |
| JPS59137614U (ja) * | 1983-03-07 | 1984-09-13 | ヤマハ株式会社 | 電力増幅器 |
-
1986
- 1986-02-18 JP JP1986021648U patent/JPH0520008Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62133415U (ja) | 1987-08-22 |
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