JPH0520065A - 並列演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 スーパースカラの命令処理速度の向上。 【構成】 整数演算ユニット４０は、与えられた命令を
実行するとともに、与えられた命令がロード／ストア命
令の場合アドレス計算を行なう実行ステージＥＸＣと、
実行ステージのデータをバイトアラインユニット７１へ
伝達するバスＭＣ ＢＵＳ，ＭＡ ＢＵＳおよびＭＳ Ｂ
ＵＳを含む。この整数演算ユニットのライトバックステ
ージＷＢはまた実行ステージＥＸＣからのデータまたは
バイトアラインユニット７１からのデータを受ける。バ
イトアラインユニット７１は、実行ステージＥＸＣから
与えられたデータに従って、命令がロード／ストア命令
の場合データメモリ６へアクセスし、データメモリ６か
ら読出されたデータは、もとの整数演算ユニットへバス
ＭＤ ＢＵＳ，ＭＬ ＢＵＳを介して伝達される。 【効果】 機能ユニットを整数演算ユニットとメモリア
クセスユニットと同一構成とすることができ、発行でき
る命令の組合わせに柔軟性を持たすことができ、並列処
理可能な命令の組を数多く形成することができ、スーパ
ースカラの処理性能が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は並列演算処理装置に関
し、特に、スーパースカラにおけるパイプラインの構成
およびパイプラインへの命令発行方式に関する。

【０００２】

【従来の技術】スーパースカラとは、以下の特徴を備え
るプロセサである： （１） 命令を複数個同時にフェッチする。

【０００３】（２） 複数の機能ユニットを備え、複数
の命令を同時に実行することができる。

【０００４】（３） 同時にフェッチされた複数の命令
から同時に実行可能な命令を見出し、この同時に実行可
能な命令を関連の機能ユニットへ投入する。

【０００５】図２はスーパースカラの一般的な構成を示
す図である。図２において、１は命令を蓄えるための命
令メモリ、２は命令メモリに対し、フェッチする命令の
アドレスを送出するとともに命令メモリ１から複数の命
令をフェッチする命令フェッチステージ（ＩＦステー
ジ）、３は命令フェッチステージでフェッチされた複数
の命令のデコード、レジスタファイルの読出し、および
分岐命令の実行を行なう命令デコードステージ（ＩＤス
テージ）。

【０００６】この命令デコード・ステージ３は、また、
デコードした複数の命令の中から同時に実行可能な命令
を見出し、これらの同時に実行可能な命令を関連の機能
ユニット４ａ，４ｂおよび５へ投入する。機能ユニット
４ａ，４ｂおよび５は並列に設けられており、またパイ
プライン化されている。機能ユニット４ａおよび４ｂは
整数加算等を実行する整数演算ユニットであり、機能ユ
ニット５は、データメモリ６へのデータのロードまたは
ストアを実行する。データメモリ６はデータを格納す
る。

【０００７】７はレジスタファイルであり、データを一
時的に格納するためのメモリであり、命令デコードステ
ージ３、機能ユニット４ａ，４ｂおよび５からアクセス
することができる。機能ユニット４ａおよび４ｂは、命
令デコードステージ（ＩＤステージ）３から与えられた
命令を実行する実行ステージＥＸＣ、および実行ステー
ジＥＸＣで実行された結果に従ってマシン状態の変更
（レジスタファイルへのデータの書込み、データメモリ
のロードなど）を実行するライトバックステージＷＢを
含む。

【０００８】機能ユニット５は、メモリアクセスユニッ
トであり、命令デコードステージ（ＩＤステージ）３か
らの命令に従ってアドレスを計算するステージＡＤＲ、
ステージＡＤＲで計算されたアドレスに従ってデータメ
モリ６へアクセスするステージＭＥＭ、およびこのデー
タ・メモリ６からロードされたデータのレジスタファイ
ル７への書込みを実行するライトバックステージＷＢを
含む。

【０００９】スーパースカラは通常ＴクロックおよびＬ
クロックと呼ばれる２相の互いに重なり合わないクロッ
ク信号に応答して動作しており、各ステージは互いに重
なり合いながら命令を実行する。

【００１０】スーパースカラにおいては複数の命令が同
時にフェッチされ、また同時実行可能な命令は並列に実
行されるため、通常のプロセサに比べて処理速度の向上
が図れる。

【００１１】図３に、整数演算を行なう機能ユニット
（４ａまたは４ｂ）のパイプライン構造を示す。整数演
算ユニット４（４ａまたは４ｂ）は、前述のごとく、実
行ステージＥＸＣおよびレジスタ・ファイル書込みステ
ージＷＢを備える。実行ステージＥＸＣには、ＡＬＵ
（算術論理演算装置）９およびシフタ１０が設けられ
る。この実行ステージＥＸＣにおいては、ＡＬＵ９によ
り演算が行なわれるかまたはシフタ１０においてデータ
のシフトが行なわれる。

【００１２】実行ステージＥＸＣは、命令デコードステ
ージから与えられるデータを格納するデータレジスタ１
１ないし１７を含む。データレジスタ１１および１２が
各々格納するデータＥＸＣ ＡＳ１およびＥＸＣ ＡＳ
２はＡＬＵ９へ与えられる。データレジスタ１４が格納
するデータＥＸＣ ＤＲはシフタ１０へ与えられる。Ａ
ＬＵ９は、レジスタ１３にラッチされたＡＬＵ制御コー
ドＥＸＣ ａｌｕに従って、レジスタ１１および１２か
ら与えられたデータに対しある演算を行なう。

【００１３】シフタ１０は、レジスタ１４に格納された
データＥＸＣ ＤＲを、レジスタ１５に格納されたシフ
ト制御コードＥＸＣ ｓｈｉｆｔに従ってシフトする。
このシフタ１０がシフトするビット数はシフタ制御コー
ドＥＸＣ ｓｈｉｆｔにより決定される。

【００１４】ＡＬＵ９およびセレクタ１０の出力がセレ
クタ１６により選択されるとともに書込みステージＷＢ
へ送出される。このセレクタ１６の選択制御経路は明確
には示していないが、制御レジスタにＩＤステージによ
り設定されたデータに従って選択の制御が行なわれる。

【００１５】レジスタ１７は、この実行結果（セレクタ
１６の出力）を書込むレジスタ・ファイル９のアドレス
ＥＸＣ ｒｄを保持する。このレジスタ１７の保持して
いるアドレスＥＸＣ ｒｄはライトバック（書込み）ス
テージＷＢのレジスタ１９へ伝達される。

【００１６】ライトバックステージＷＢは、レジスタ・
ファイル書込みアドレスＷＢ ｒｄを保持するためのレ
ジスタ１９と、セレクタ１６の出力ＥＸＣ ｓｅｌをラッ
チするレジスタ１８を含む。レジスタ１９に格納された
レジスタファイル書込みアドレスＷＢ ｒｄに従ってレ
ジスタファイル９の対応の位置へレジスタ１８に格納さ
れたデータＷＢ ＤＲが書込まれる。

【００１７】なお上述の説明において、各符号の前に示
されている“ＥＸＣ”および“ＷＢ”はそれぞれ各信号
またはデータが実行ステージＷＸＣおよびライトバック
ステージＷＢに存在していることを現わす。

【００１８】図４に、ロード／ストアを行なうユニット
５のパイプライン構造を示す。ロード／ストア・ユニッ
トは、前述のごとくパイプライン化されており、命令デ
コード・ステージから与えられた命令に従ってアドレス
を計算するアドレス計算ステージＡＤＲ、アドレス計算
ステージＡＤＲで計算されたアドレスに従ってデータメ
モリ６へアクセスするメモリアクセスステージＭＥＭ、
およびデータメモリからロードされたデータのレジスタ
ファイル９への書込みを行なうレジスタファイル書込み
ステージＷＢを備える。

【００１９】アドレス計算ステージＡＤＲは、データメ
モリ６の、アクセスされるべきアドレスを計算する加算
器２３と、データ・メモリ６へストアされるべきデータ
をラッチするレジスタ２６を備える。

【００２０】加算器２３は、データレジスタ２４および
２５が格納するデータＡＤＲ ＡＳ１およびＡＤＲ Ａ
Ｓ２を加算し、該加算結果をメモリアクセスステージＭ
ＥＭへ送出する。

【００２１】レジスタ２７はデータメモリ６からロード
されるデータを書込むレジスタファイル９のアドレスＡ
ＤＲ ＲＤを保持する。このレジスタ２７の保持するア
ドレスＡＤＲ ＲＤはメモリアクセスステージＭＥＭへ
送出される。レジスタ２８および２９は、各々、このア
ドレス計算ステージＡＤＲに存在する命令がロード命令
であることを示す信号ＡＤＲ ｌｏａｄおよびストア命
令であることを示す信号ＡＤＲ ｓｔｏｒｅをラッチす
る。

【００２２】メモリアクセスステージＭＥＭは、加算器
２３の出力をラッチするレジスタ３５と、レジスタ２６
からのデータＡＤＲ ＤＲをラッチするレジスタ３６を
含む。レジスタ３５のラッチするデータＭＥＭ ＭＡＲ
は、データメモリ６へアドレスとして送出される。

【００２３】メモリアクセスステージＭＥＭはさらに、
レジスタファイル９へのデータの書込みアドレスＭＥＭ
ｒｄを格納するレジスタ３２と、このメモリアクセス
ステージにある命令がロード命令であることを示す信号
ＭＥＭ ｌｏａｄおよびストア命令であることを示す信
号ＭＥＭ ｓｔｏｒｅを各々ラッチするレジスタ３３お
よび３４を含む。レジスタ３２，３３および３４は、ア
ドレス計算ステージＡＤＲのレジスタ２７，２８および
２９の出力をクロック信号に応答してラッチする。この
レジスタ３３および３４のデータはそれぞれ読出し指示
信号および書込み指示信号としてデータメモリ６へ与え
られるとともに、シフト制御回路４３へ与えられる。

【００２４】データメモリ６からロードされたデータ
は、データバスＭＤ ＢＵＳを介して伝達され、セレク
タ４０へ与えられる。セレクタ４０は、ロード命令の場
合データメモリ６からのデータを選択し、シフタ４１へ
与える。セレクタ４０の選択出力ＭＥＭ ｓｅｌはシフ
タ４１へ与えられる。メモリシフタ４１は、シフト制御
回路４３からの制御に従ってセレクタ４０から与えられ
たデータを必要に応じてシフトしてライトバックステー
ジ（レジスタファイル書込みステージＷＢ）へ伝達す
る。

【００２５】シフタ３１は、このデータメモリ６から与
えられたデータがバイト・データまたはハーフ・データ
（１６ビットデータ）の場合所定ビットは下位ビット方
向へシフトする。レジスタファイルのレジスタは下位バ
イトにデータを格納するためである。

【００２６】メモリアクセスステージＭＥＭに存在する
命令がストア命令の場合、レジスタ３６に格納されたデ
ータＭＥＭ ＭＤＲがセレクタ４０およびシフタ４１な
らびにトライステートバッファ７０を介してデータバス
ＭＤ ＢＵＳ上へ送出される。このデータバスＭＤ Ｂ
ＵＳ上に送出されたデータがデータメモリ６の対応の位
置へ書込まれる。このストア命令の場合においても、レ
ジスタ３６に格納されたデータのバイトデータ、ハーフ
・データ等に従ってシフタ４１により所定ビット上位方
向へシフトされる。

【００２７】レジスタファイル書込みステージＷＢは、
メモリアクセスステージＭＥＭのレジスタ３２にラッチ
されたレジスタファイル書込みアドレスＭＥＭ ｒｄをラ
ッチするレジスタ４５と、メモリアクセスステージＭＥ
Ｍに設けられたシフタ４１の出力をラッチするレジスタ
４４を含む。このレジスタ４５に格納されたレジスタフ
ァイル書込みアドレスＷＢ ｒｄに従ってレジスタファ
イル９の対応の位置へレジスタ４４に格納されたデータ
ＷＢ ＤＲが書込まれる。

【００２８】各ステージＡＤＲ，ＭＥＭおよびＷＢの動
作サイクルはクロック信号により決定されており、各ス
テージＡＤＲ，ＭＥＭおよびＷＢは互いにオーバーラッ
プして命令を実行することができる。

【００２９】

【発明が解決しようとする課題】Ｊ．Ｈｅｎｎｅｓｓ
ｙ，Ｄ．Ａ．Ｐａｔｔｅｒｓｏｎ，“Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ：Ａ Ｑｕａｎｔｉｔａｔｉ
ｖｅ Ａｐｐｒｏａｃｈ”，ｐ．Ｃ−５，ＦＩＧＵＲＥ
Ｃ．４によれば、ＲＩＳＣ（縮小命令セットコンピュ
ータ：スーパースカラの元となるプロセサ）における命
令の出現頻度は、ほぼ、 制御命令 １４％ 整数演算命令 ３９％ ロード／ストア命令 ２６％ 浮動小数点演算命令 ４％ である。このことから、整数演算命令とロード／ストア
命令の出現頻度は、ほぼ３：２であることがわかる。

【００３０】しかし、現在の、商用化されているスーパ
ースカラ、たとえばインテル社のｉ９６０ＣＡは、整数
演算パイプライン（ＲＥＧユニット）、ロード／ストア
・パイプライン（ＭＥＭユニット）を１つずつ備える。
すなわち、図２に示すような構成においては、整数演算
命令とロード／ストア命令を１つずつしか同時には実行
できない。この実行形態は、整数演算命令とロード／ス
トア命令の出現頻度が３：２であるという実情に合致し
ていない。

【００３１】さらに、整数演算命令とロード／ストア命
令が都合よく対をなして出現することが頻繁に生じると
は言えない。このため、パイプラインが２本設けられて
いたとしても、その並列処理性能を十分に生かすことが
できず、パイプラインが１本の構成のプロセサの２倍の
性能を引出すことはできない。

【００３２】この問題は、整数演算パイプラインを２本
に増加させれば、解決することは可能である。しかしな
がら、ハードウェアの著しい増加を招く。また、たと
え、パイプラインの本数を増加させることを許容して
も、各パイプラインへ命令を分配するために必要とされ
るハードウェアも比例して増加する。

【００３３】命令・デコードステージＩＤの命令を機能
ユニットに分配する機能の構成を図５に示す。命令レジ
スタ３６に保持される命令（図５においては３つの命
令）は、命令デコーダ３７でデコードされる。この命令
デコーダ３７でデコードされた命令は、命令バス３８を
介して対応の機能ユニットへ分配される。この機能ユニ
ットへの分配の制御は命令分配制御ユニット７２により
実行される。

【００３４】命令バス３８には、明確に示していない
が、命令のアドレス、命令に付随する種々のフラグ、た
とえば命令の有効性を示すフラグ等のデータを送るため
の信号線が必要とされ、１命令あたり１００ビット近い
バスが必要とされる。

【００３５】命令分配制御ユニット７２は、命令デコー
ダ３７から与えられた命令の種類に従って、分配すべき
機能ユニットを決定し、命令デコーダ３７の出力等を命
令バス３８に出力するためのトライステートバッファ３
９のイネーブル端子を制御する。

【００３６】したがって、パイプラインの数が増加する
に伴って、命令を分配するためのハードウェア（命令バ
ス及びトライステートバッファ等）が増加し、ハードウ
ェアが大幅に増加する。

【００３７】また上述の構成においては、同時にフェッ
チされる命令の数とパイプラインの数とは同一とされて
いる。しかしながら、たとえばパイプラインの数が３で
あり、同時にフェッチされる命令の数が４つのようなス
ーパースカラも存在する。

【００３８】この場合、コンパイラの性能，命令メモリ
のアライメント（４ワードの境界からしか同時に連続し
て４命令を読出すことができない）という命令のアライ
メント等の問題により、同時にフェッチされた複数の命
令の中に、機能ユニット（パイプライン）へ発行する必
要のない命令（ＮＯＰ命令など）が存在する可能性が高
い。

【００３９】特に、機能ユニット（パイプライン）の本
数以上の命令を解析する構成の場合、既に発行する必要
のない命令が機能ユニットの本数を超えたところに存在
する場合がある。

【００４０】たとえば、前述のごとく、機能ユニット
（パイプライン）の本数が３であり、命令デコーダ３７
で解析する命令の数が４（命令＃１，命令＃２，命令＃
３および命令＃４）の構成のスーパースカラを考える。
今、命令＃１，命令＃２，命令＃３は同時に発行可能で
あり、命令＃４が発行する必要のない命令（ＮＯＰ命
令）である場合を考える。

【００４１】この機能ユニットの数が３であり、同時に
フェッチされる命令の数が４である場合の命令デコード
ステージの内部構成の概略を図６に示す。図６におい
て、１１０は、命令メモリから同時にフェッチされた複
数の命令を命令レジスタに格納するとともに、格納され
た命令を命令デコード・解析部ユニット１１１へ送出す
るための命令レジスタ管理ユニットである。命令デコー
ド・解析ユニット１１１は、命令レジスタ管理ユニット
１１０から、解析する数の命令を受取り、この受取った
命令を解析し、同時に機能ユニットへ発行することので
きる命令を見出す。次いで、この同時に発行可能な命令
のデコードを行なう。このデコードされた命令が機能ユ
ニットへ発行可能である場合には、命令を対応のユニッ
トへ投入する。

【００４２】命令レジスタ管理ユニット１１０は、命令
キューを備えており、命令メモリからフェッチされた命
令を格納する。すなわち、この構成では、今、命令プリ
フェッチ方式のスーパースカラを考える。この場合、命
令レジスタ管理ユニット１１０からは、命令デコード・
解析ユニット１１１に対し、常にそのサイクルにおいて
解析されるべき命令が送出される。

【００４３】命令レジスタ管理ユニット１１０から命令
＃１，命令＃２、命令＃３および命令＃４が命令デコー
ド・解析ユニット１１１へ与えられる。今このサイクル
をサイクル１と呼ぶ。

【００４４】命令デコード・解析ユニット１１１は、こ
の与えられた命令、命令＃１〜命令＃４から、命令＃
１、命令＃２および命令＃３が同時に発行可能であるこ
とを検出すると、この同時発行可能な命令、命令＃１〜
命令＃３をデコードし、その命令に対応する操作コード
を対応の機能ユニットへ投入する。

【００４５】次のサイクル（サイクル２）においては、
図７に示すように、命令デコード・解析ユニット１１１
へは、命令＃４〜命令＃７が命令レジスタ管理ユニット
１１０から命令デコード・解析ユニット１１１へ与えら
れる。

【００４６】命令デコード・解析ユニット１１１は、命
令＃４と、命令＃５〜命令＃７のうち発行可能な命令を
対応の機能ユニットへ発行する。今、命令＃５、命令＃
６および命令＃７が同時に発行可能な命令であるとす
る。この場合においては、機能ユニットの数が３つであ
るため、命令＃４、命令＃５および命令＃６が機能ユニ
ットに投入される。したがって、命令＃４が発行する必
要のない命令（命令ＮＯＰは何ら動作を行なわないこと
を指令する命令）であっても、命令＃７を発行すること
ができない。

【００４７】すなわちこの命令＃７は次のサイクルで対
応の機能ユニットへ投入されることになる。したがっ
て、この命令＃４の存在により、命令＃７の実行が１サ
イクル遅れることになる。これは、処理速度を低下させ
てしまう。

【００４８】それゆえ、第１の発明の目的は価格対性能
比の向上された並列演算処理装置を提供することであ
る。

【００４９】第１の発明の他の目的は、整数パイプライ
ンの数とロード／ストアパイプラインの数のバランスと
れた並列処理装置を提供することである。

【００５０】第１の発明のさらに他の目的は、命令分配
を実行するためのハードウェア量が低減された並列処理
装置を提供することである。

【００５１】第２の発明の目的は、プロセッサの命令実
行速度を向上することのできる並列演算処理装置を提供
することである。

【００５２】

【課題を解決するための手段】第１の発明に係る並列演
算処理装置は、ロード／ストア命令および整数演算命令
を、任意の機能ユニット（パイプライン）で処理するよ
うにしたものである。

【００５３】すなわち第１の発明に係る並列演算処理装
置は、命令デコードステージから命令発行を受け、与え
られた命令を実行する複数の機能ユニットと、命令デコ
ードステージからの命令発行を受けず、データメモリへ
のアクセスの制御のみを実行する機能ユニットとを備え
る。

【００５４】第２の発明に係る並列演算処理装置は、機
能ユニットの数を超える命令が与えられ、与えられた命
令から、機能ユニットに投入する必要のない命令を検出
する手段と、この検出された、投入する必要のない命令
を禁止するとともに、投入を擬制する手段を備える。

【００５５】

【作用】第１の発明に従えば、ロード／ストア命令およ
び整数演算命令を任意のパイプライン（機能ユニット）
で処理することができるため、プロセッサにおける実際
の命令の出現頻度に応じたパイプラインの使用形態を実
現することが可能となり、並列演算処理装置の性能の向
上が得られる。

【００５６】第２の発明に従えば、機能ユニットへ投入
する必要のないたとえばＮＯＰ命令は、機能ユニットへ
投入されず、その命令の実行（投入）が終了したと擬制
されるため、機能ユニット数以上の命令を同時に実行す
ることが可能となり、発行する必要のない命令が処理速
度を低下させることがなくなる。

【００５７】

【実施例】ロード／ストア・パイプラインと整数演算パ
イプライン（機能ユニット）との違いは、大まかに言え
ば、前者にはアドレス計算のための加算器が設けられて
いるが、後者には整数演算を行なうためのＡＬＵが設け
られていることである。また、ロード／ストアパイプラ
インには、バイトデータまたはハーフデータをシフトす
るためのシフト回路（バイトライナ）が設けられている
が、整数演算パイプラインにはこのようなシフト回路は
設けられていないということである。

【００５８】ＡＬＵ（算術論理演算装置）の大部分は加
算器で構成されている。したがって、ロード／ストアパ
イプライン（機能ユニット）のアドレス計算のための加
算器をＡＬＵで構成すれば、ハードウェアの大幅な増加
なしに、ロード／ストアパイプライン（機能ユニット）
で整数演算を行なうことが可能となる。

【００５９】さらに、バイトアライナを、各パイプライ
ン共通に利用可能なようにパイプラインの外部に設ける
構成とすれば、ロード／ストア命令、整数演算命令の区
別なく、命令をパイプラインへ投入することができる。

【００６０】図１に第１の発明の一実施例であるスーパ
ースカラの概略構成を示す。図１を参照して以下、簡単
に第１の発明の動作について説明する。

【００６１】命令レジスタ３６から、整数演算ユニット
４０（４０ａ，４０ｂ，４０ｃ）へは、命令分配のハー
ドウェアを介することなく、直接命令が送出される。

【００６２】整数演算ユニット４０（たとえば４０ｃ）
は、整数演算とロード／ストア命令のアドレス計算を行
なうための実行ステージＥＸＣと、バイトアライナが設
けられたバイトアラインユニット７１に接するメモリア
クセスステージＭＥＭと、レジスタファイルへのデータ
の書込みを行なうライトバックステージＷＢを備える。

【００６３】整数演算命令は、従来の場合と同様に、実
行ステージＥＸＣ、メモリアクセスステージＭＥＭおよ
びライトバックステージＷＢという経路で進み、各ステ
ージにおいて命令の実行が行なわれる。ただし、整数演
算命令の場合、メモリアクセスステージＭＥＭにおいて
は、何ら実行は行なわれず、単に命令が通過するだけで
ある。

【００６４】ロード命令の場合、実行ステージＥＸＣ
で、アドレス計算がＡＬＵを用いて行なわれる。このＡ
ＬＵで計算されたアドレスはメモリアクセスステージＭ
ＥＭを貫くアドレスバスＭＡ ＢＵＳを経由してバイト
アライン部７１へ伝達される。

【００６５】バイトアラインユニット７１はアドレスバ
スＭＡ ＢＵＳ上のアドレスをデータメモリ６へ送出
し、データメモリ６から対応のデータを読出す。読出さ
れたデータは必要があればシフトされた後、メモリアク
セスステージＭＥＭを貫く（即ち、３つのパイプライン
に共通に設けられている）データバスＭＬ ＢＵＳを介
してもとの機能ユニットへ戻される。

【００６６】データメモリ６から読出されたデータを与
えられた機能ユニットは、そのデータをライトバックス
テージＷＢへ送出する。その後、レジスタファイルへこ
のデータメモリ６からのデータが書込まれる。

【００６７】ストア命令の場合、実行ステージＥＸＣで
アドレス計算がＡＬＵを用いて行なわれる。アドレス
は、上述のロード命令の場合と同様、各パイプラインの
メモリアクセスステージＭＥＭ共通に設けられたアドレ
スバスＭＡ ＢＵＳを経由してバイトアラインユニット
７１へ伝達される。

【００６８】この命令がストア命令であることを示す制
御信号は、各パイプラインメモリアクセスステージＭＥ
Ｍ共通に設けられた制御バスＭＣ ＢＵＳを介してバイ
トアラインユニット７１へ伝達される。

【００６９】さらに、データメモリ６への書込みデータ
は、各パイプラインのメモリアクセスステージＭＥＭに
共通に設けられたバスＭＳ ＢＵＳを介してバイトアラ
インユニット７１へ伝達される。

【００７０】バイトアラインユニット７１は、アドレス
バスＭＡ ＢＵＳ上のアドレスデータ、およびデータバ
スＭＳ ＢＵＳのデータ（必要ならばシフトされる）を
データメモリ６へ送出する。さらにこの図１に示す構成
においては、命令レジスタ３６には、同時に３つの命令
が格納されており、この命令対応にそれぞれ同一構成を
備えるパイプライン４０ａ，４０ｂおよび４０ｃが並列
に設けられている。以下により詳しい動作について説明
する。

【００７１】図９に、１本の整数演算ユニット（ロード
／ストアユニットを兼ねる）とバイトアラインユニット
７１の具体的な構成の一例を示す。実行ステージＥＸＣ
は、命令がロード命令であることを示すための制御信号
ＥＸＣ ｌｏａｄを格納するレジスタ２８と、命令がス
トア命令であることを示す制御信号ＥＸＣ ｓｔｏｒｅ
を格納するレジスタ２９と、命令がＡＬＵ演算であるこ
とを示す制御信号ＥＸＣ ａｌｕを格納するレジスタ１
３と、整数演算データＥＸＣ ＡＳ１およびＥＸＣ Ａ
Ｓ２を格納するレジスタ１１および１２と、データメモ
リへのデータＥＸＣ ＤＲを格納するレジスタ１４と、
データＥＸＣ ＤＲのシフト量を示すデータＥＸＣ ｓ
ｈｉｆｔを格納するレジスタ１５を含む。

【００７２】データレジスタ１１および１２の出力に対
してはＡＬＵ９が設けられ、データレジスタ１４の出力
に対してはシフタ１０が設けられる。ＡＬＵ９の出力と
シフタ１０の出力は選択回路１６へ伝達される。

【００７３】さらに、実行ステージＥＸＣは、バイトア
ラインユニット７１へ制御信号を伝達するための制御バ
スＭＣ ＢＵＳ、データメモリのアドレスを伝達するア
ドレスバスＭＡ ＢＵＳ、およびストアデータを伝達す
るデータバスＭＳ ＢＵＳを備える。

【００７４】メモリアクセスステージＭＥＭは、実行ス
テージＥＸＣのセレクタ１６の出力ＥＸＣ ｓｅｌを保
持するレジスタ１８と、実行ステージＥＸＣのレジスタ
１７の出力ＥＸＣ ｒｄを保持するレジスタ３２と、実
行ステージＥＸＣのレジスタ２８の出力ＥＸＣ ｌｏａ
ｄを保持するレジスタ３３と、バイトアラインユニット
７１からロードデータが伝達されるデータバスＭＬ ＢＵ
Ｓと、データバスＭＬ ＢＵＳ上のデータとレジスタ１
８の出力ＭＥＭ ＤＲの一方を選択するセレクタ４７を
含む。

【００７５】レジスタファイル書込みステージ（ライト
バックステージ）ＷＢの構成は図３および図４に示す従
来のものと同様である。

【００７６】バイトアラインユニット７１は、制御バス
ＭＣ ＢＵＳ上のデータを保持するレジスタ４８および
４９と、アドレスバスＭＡ ＢＵＳ上のデータを保持す
るレジスタ５０と、ストアデータバスＭＳ ＢＵＳ上の
データを保持するレジスタ５１を含む。

【００７７】バイトアラインユニット７１はさらに、デ
ータメモリ６からの読出しデータまたは書込みデータが
伝達されるデータバスＭＤ ＢＵＳと、データバスＭＤ
ＢＵＳ上のデータとレジスタ５１の出力ＬＳ ＭＤＲ
の一方を選択するセレクタ５３と、セレクタ５３の出力
を受け、受けたデータを必要に応じてシフトするための
シフタ５４と、シフタ５４のシフト動作を制御するため
のシフト制御回路５５を含む。

【００７８】命令は、命令レジスタから機能ユニット
（パイプライン）に投入される際、命令デコードステー
ジにおいてデコードされる。制御信号ＥＸＣ ｌｏａ
ｄ、ＥＸＣ ｓｔｏｒｅ、ＥＸＣ ａｌｕ、ＥＸＣ ｓ
ｈｉｆｔがこの命令に応じてセットされる。

【００７９】整数演算命令の場合、レジスタ１３に格納
された制御信号ＥＸＣ ａｌｕおよびレジスタ１５に格納
されたシフト制御信号ＥＸＣ ｓｈｉｆｔに従って、Ａ
ＬＵ９における演算またはシフタ１０においてシフト動
作が行なわれる。ＡＬＵ９の出力およびシフタ１０の出
力の一方がセレクタ１６で選択される。このセレクタ１
６における選択の制御経路は図示していないが、レジス
タ１３および１５に設定された制御信号の活性状態（オ
ン状態）の制御信号に従って選択動作が実行される。セ
レクタ１６の出力はレジスタ３４へ伝達される。

【００８０】レジスタ３４の出力ＭＥＭ ＤＲは、セレ
クタ４７へ伝達される。整数演算命令であるため、セレ
クタ４７は、このレジスタ３４から与えられたデータを
選択してレジスタファイル書込みステージ（ライトバッ
クステージ）ＷＢのレジスタ１８へ通過させる。

【００８１】レジスタ１８の格納するデータＷＢ ＤＲ
は、レジスタ１９に格納されたレジスタファイルアドレ
スＷＢ ｒｄに従って、レジスタファイル９の対応のレ
ジスタへ書込まれる。

【００８２】ロード命令の場合、実行ステージＥＸＣに
おいては、アドレス計算として、ＡＬＵ９において加算
が実行される。ＡＬＵ９における加算結果はトライステ
ートバッファ５６を介してアドレスバスＭＡ ＢＵＳへ
伝達される。トライステートバッファ５６をイネーブル
するための制御信号は、制御信号ＥＸＣ ｌｏａｄと制
御信号ＥＸＣ ｓｔｏｒｅの論理和信号で作成される。

【００８３】一般に、命令デコードステージ（ＩＤステ
ージ）から命令を機能ユニットに発行する際に、同一サ
イクルでデータメモリをアクセス（ロードおよびストア
両者）しないように発行の制御が行なわれる。したがっ
て、実行ステージＥＸＣにおいては、制御信号ＥＸＣ
ｌｏａｄと制御信号ＥＸＣ ｓｔｏｒｅの論理和信号で
トライステートバッファ５６のイネーブル／ディスエー
ブルを制御する構成とすればよい。

【００８４】また、制御信号ＥＸＣ ｌｏａｄおよびＥ
ＸＣ ｓｔｏｒｅは、バイトアラインユニット７１にお
ける動作制御信号として、制御バスＭＣ ＢＵＳを介し
てバイトアラインユニット７１のレジスタ４８および４
９へ格納される。この格納経路として、レジスタ２８お
よび２９の出力とコントロールバスＭＣ ＢＵＳとの間
にトライステートバッファ５７および５８が設けられ
る。このトライステートバッファ５７および５８の制御
は制御信号ＥＸＣ ｌｏａｄと制御信号ＥＸＣ ｓｔｏｒｅ
の論理和信号により作成される。

【００８５】バイトアラインユニット７１においては、
レジスタ４８および４９に制御信号ＬＳ ｌｏａｄおよ
びＬＳ ｓｔｏｒｅがそれぞれ格納される。また、レジ
スタ５０はアドレスバスＭＡ ＢＵＳ上のデータを格納
する。レジスタ４８に格納された制御信号ＬＳ ｌｏａ
ｄはデータメモリ６からのデータ読出しを示す制御信号
として用いられる。レジスタ４９に格納された制御信号
ＬＳ ｓｔｏｒｅはデータメモリ６への書込み動作を示
す制御信号として用いられる。レジスタ５０に格納され
たアドレスＬＳ ＭＡＲはデータメモリ６のアドレスと
して用いられる。

【００８６】今、与えられた命令がロード命令の場合を
考えている。したがって、レジスタ４８に格納された制
御信号ＬＳ ｌｏａｄの値に従って、データメモリ６へ
データ読出し（リード）が指示される。

【００８７】データメモリ６から読出されたデータは、
データバスＭＤ ＢＵＳ上へ伝達され、このデータバス
ＭＤ ＢＵＳ上のデータはセレクタ５３へ与えられる。
セレクタ５３は、命令がロード命令であるため、このデ
ータバスＭＤ ＢＵＳ上のデータを選択してシフタ５４
へ伝達する。シフタ５４は、セレクタ５３からの出力Ｌ
Ｓ ｓｅｌの出力をシフト制御回路５５の制御のもとに
必要に応じてシフトし、データバスＭＬ ＢＵＳ上へ伝
達する。

【００８８】データＭＬ ＢＵＳ上のデータは、セレク
タ４７へ与えられる。セレクタ４７は、ロード命令であ
るため、このデータバスＭＬ ＢＵＳ上のデータを選択
してライトバックステージＷＢのレジスタ１８へ伝達す
る。このレジスタ１８のデータは、さらにレジスタファ
イル９の対応のレジスタへ書込まれる。

【００８９】ストア命令の場合においては、実行ステー
ジＥＸＣにおいて、ロード命令と同様アドレス計算のた
め、ＡＬＵ９において加算が行なわれる。このＡＬＵ９
における加算結果は、トライステートバッファ５６を介
してアドレスバスＭＡ ＢＵＳ上に出力される。

【００９０】データメモリ６に書込むべきデータはレジ
スタ１４に格納されている。このレジスタ１４に格納さ
れたデータＥＸＣ ＤＲは、シフタ１０を介してセレク
タ１６へ与えられる。このとき、シフタ１０においては
シフト動作は実行されない。（シフトはバイトアライン
ユニット７１で実行される。）セレクタ１６は、このシ
フタ１０からのデータを選択する。セレクタ１６の出力
ＥＸＣ ｓｅｌはトライステートバッファ５９を介して
データバスＭＳ ＢＵＳ上へ伝達される。

【００９１】制御信号ＥＸＣ ｌｏａｄおよびＥＸＣ
ｓｔｏｒｅはともにバイトアラインユニット７１におけ
る制御信号として利用されるため、制御バスＭＣ ＢＵ
Ｓを介してバイトアラインユニット７１のレジスタ４８
および４９へ格納される。この場合においても、トライ
ステートバッファ５６、５７および５８のイネーブル信
号は、制御信号ＥＸＣ ｌｏａｄと制御信号ＥＸＣ ｓ
ｔｏｒとの論理和信号により作成される。

【００９２】バイトアラインユニット７１は、制御バス
ＭＣ ＢＵＳ上の制御信号をレジスタ４８および４９に
格納し、かつアドレスバスＭＡ ＢＵＳ上のデータをレ
ジスタ５０に格納し、かつデータバスＭＳ ＢＵＳ上の
ストアデータをレジスタ５１に格納する。

【００９３】今、命令がストア命令の場合を考えてい
る。この場合、レジスタ４９に格納された制御信号ＬＳ
ｓｔｏｒｅの値に従ってデータメモリ６へのデータの
書込み（ライト）が指示される。

【００９４】レジスタ５０に格納されたアドレスＬＳ
ＭＡＲは、データメモリ６をアクセスするアドレスとし
てデータメモリ６へ出力される。

【００９５】レジスタ５１に格納されたデータＬＳ Ｍ
ＤＲは、セレクタ５３を介してシフタ５４へ伝達され
る。シフタ５４は、必要がある場合にはシフト動作を行
なう（バイトデータまたはハーフデータの場合のよう
に、データメモリへのデータバスとの整合をとる必要が
ある場合）、データバスＭＬ ＢＵＳ上へ伝達される。
データバスＭＬ ＢＵＳ上のデータはトライステートバ
ッファ５９を介してデータバスＭＤ ＢＵＳ上へ伝達さ
れる。このデータバスＭＤ ＢＵＳ上のデータがデータ
メモリ６のアドレスＬＳ ＭＡＲが指定する位置に書込
まれる。

【００９６】トライステートバッファ５９は、レジスタ
４９に格納された制御信号ＬＳ ｓｔｏｒｅがオン状態
にあり、ストアを示している場合にはイネーブル状態と
される。

【００９７】上述の構成を用いることにより性能が改善
されることを以下に具体的に示す。今、２つの場合を考
える。

【００９８】 従来：整数演算ユニット１本、ロード／ストアユニット
１本 本発明：整数演算ユニット２本およびバイトアラインユ
ニット１つ 場合（１）：整数演算命令数２ 発行可能命令数 従来…１；本発明…２ 場合（２）：整数演算命令数１かつロードストア命令数
１ 発行可能命令数 従来…２；本発明…２ 場合（３）：ロード／ストア命令数２ 発行可能命令数：従来…１；本発明…１ 上述の場合分けにおいては、命令レジスタに格納された
２つの命令の組合わせに対して、機能ユニットへ発行す
ることのできる命令の数を示す。この上述の場合分けか
ら明らかなように、本発明による構成によれば、発行可
能命令の組合わせに従来よりも柔軟性を持たせることが
できる。すなわち、整数演算命令とロード／ストア命令
の出現頻度に応じて機能ユニット（パイプライン）を命
令に割当てることができ、命令の処理速度を向上させる
ことができる。

【００９９】最後に、第１の発明の構成におけるデータ
バイパスの方法を示す。一般にパイプライン方式に従う
計算機においては、命令実行のステージと、実行結果の
書込みステージとが異なる。したがって、先に実行され
た命令の直後のサイクルにおいては、その命令の実行結
果を利用することができない。

【０１００】たとえば、 Ｒ１←Ｒ２＋Ｒ３ ＩＦ ＩＤ ＥＸＣ ＷＢ Ｒ４←Ｒ１＋Ｒ５ ＩＦ ＩＤ ＩＤ ＩＤ ＥＸＣ ＷＢ の命令実行シーケンスを考える。一番目の命令は、レジ
スタＲ２とレジスタＲ３の内容を加算し、該加算結果を
レジスタＲ１に書込む命令である。２番目の命令は、レ
ジスタＲ１の内容とレジスタＲ５の内容とを加算し、該
加算結果をレジスタＲ４へ格納する命令である。

【０１０１】この場合、１番目の命令がライトバックス
テージＷＢに入るまでは、２番目の命令は１番目の命令
の結果Ｒ１を利用することができない。このため、命令
デコードステージＩＤにおいて２サイクルの待合わせが
生じる。

【０１０２】先に実行された命令の直後のサイクルにお
いても、その結果が利用可能なようにする機構のことを
「データのバイパス」と呼ぶ。この「データのバイパス
方式」を採用すれば、上述の命令実行シーケンスは下の
ように改善される。

【０１０３】 Ｒ１←Ｒ２＋Ｒ３ ＩＦ ＩＤ ＥＸＣ ＷＢ Ｒ４←Ｒ１＋Ｒ５ ＩＦ ＩＤ ＥＸＣ ＷＢ したがって、このバイパス方式に従えば、命令デコード
ステージＩＤにおける待合わせが生じることはないた
め、命令を高速で実行することができる。

【０１０４】図１０に、このデータバイパスを行なうた
めの一般的な論理の一例を示す。図１０においては、メ
モリアクセスステージＭＥＭからのデータのバイパスを
示す。信号ＩＤ ｒｓは、命令デコードステージＩＤに
存在する命令がレジスタファイルから命令を読出すレジ
スタの番号を示す情報（レジスタアドレス）である。比
較器６２は、この命令デコードステージＩＤからのレジ
スタアドレスＩＤ ｒｓと、メモリアクセスステージＭ
ＥＭに存在する命令の結果を書込むべきレジスタアドレ
スＭＥＭ ｒｄとを比較する。もし両者が一致した場合
には、レジスタファイル９から読出されたデータがバス
Ｓ１ ＢＵＳ上へトライステートバッファ６３を介して
伝達される。両者が一致した場合には、メモリアクセス
ステージＭＥＭに存在するデータＭＥＭ ｄａｔａがト
ライステートバッファ６４を介してソースバスＳ１ Ｂ
ＵＳ上へ出力される。このソースバスＳ１ ＢＵＳ上の
データは実行ステージＥＸＣに含まれるレジスタ２４に
格納される。

【０１０５】本発明による構成においてデータバイパス
を行なうための構成を図１１に示す。この図１１に示す
構成もメモリアクセスステージＭＥＭからのデータのバ
イパスを行なう構成を示す。命令デコードステージＩＤ
にある命令のレジスタアドレスＩＤ ｒｓは、メモリア
クセスステージＭＥＭに存在する命令の実行結果を書込
むレジスタアドレスＭＥＭ ｒｄと比較器６２において
比較される。比較器６２の比較結果はゲート回路６１お
よび６５へ与えられるとともに、インバータ６３０を介
してトライステートバッファ６３の制御入力へ伝達され
る。

【０１０６】ゲート回路６１はその他方入力に制御信号
ＭＥＭ ｌｏａｄを受ける。ゲート回路６５は制御信号
ＭＥＭ ｌｏａｄの反転信号と比較器６２の出力とを受
ける。ゲート回路６１の出力はトライステートバッファ
６６の制御端子へ与えられ、ゲート回路６５の出力信号
はトライステートバッファ６４の制御端子へ与えられ
る。トライステートバッファ６６はデータＬＳ ｄａｔ
ａをソースバスＳ１ ＢＵＳ上へ伝達する。トライステ
ートバッファ６４は、データＭＥＭ ｄａｔａをソース
バスＳ１ ＢＵＳ上へ送出する。

【０１０７】比較器６２の出力が不一致を示す場合、ト
ライステートバッファ６３がイネーブルされ、レジスタ
ファイル９から読出されたデータがソースバスＳ１ Ｂ
ＵＳ上へ伝達される。

【０１０８】比較器６２の出力が一致を示す場合には、
トライステートバッファ６３はディスエーブル状態とさ
れる。この場合、メモリアクセスステージＭＥＭに存在
する命令がロード命令でない場合、すなわち制御信号Ｍ
ＥＭ ｌｏａｄがオフであれば、メモリアクセスステー
ジＭＥＭに存在するデータＭＥＭ ｄａｔａがトライス
テートバッファ６４を介してソースバスＳ１−ＢＵＳ上
へ送出される。メモリアクセスステージＭＥＭに存在す
る命令がロード命令であれば、すなわち制御信号ＭＥＭ
ｌｏａｄがオンであれば、トライステートバッファ６
６がイネーブルされ、シフタ５４の出力ＬＳ ｄａｔａ
がソースバスＳ１上に出力される。

【０１０９】シフタ５４の出力を受けるバッファ６７
（図９参照）を設けておけば、シフタ５４の出力がデー
タバスＭＬ ＢＵＳおよびＬＳ ｄａｔａの両者をドラ
イブする必要がなくなる。したがって、シフタ５４の出
力ＬＳ ｓｈｉｆｔｅｒがソースバスＳ１ ＢＵＳへ伝
達される場合に生じる信号遅延を短縮することができ
る。

【０１１０】図１に示す構成においては同一構成のパイ
プライン（機能ユニット）が３本設けられており、命令
レジスタには同時に３つの命令が格納される。

【０１１１】この場合、命令レジスタに４つの命令を同
時に格納し、この４つの命令のうち同時に実行可能の命
令（最大３個）を検出する構成とすれば、より多くの並
列処理のスケジューリングが実現される。並列処理され
る命令の数が多くなれば、処理速度が増加する。このと
き、図７および図８を参照して説明したように、投入す
る必要のない命令（たとえばＮＯＰ命令）を投入する場
合が生じると、ＮＯＰ命令を投入されたパイプラインに
空きが生じ、処理速度が低下する。以下、このＮＯＰ命
令が存在する場合においても処理速度の低下が生じない
構成について説明する。

【０１１２】図１２は、この発明のさらに他の実施例で
ある並列演算処理装置の命令デコードステージの概略構
成を示す図である。図１２において、命令デコードステ
ージは、命令メモリからフェッチされた命令を格納する
とともにこの格納された命令の書込みおよび読出しを管
理する命令レジスタ管理ユニット１２１を含む。管理ユ
ニット１２１は、命令メモリ（図示せず）からフェッチ
された命令を格納するキューメモリとこのキューメモリ
に格納された命令から４つの命令を同時に読出し、この
読出した４つの命令ｉｎｓｔ１、ｉｎｓｔ２、ｉｎｓｔ
３およびｉｎｓｔ４を出力する。また命令レジスタ管理
ユニット１２１のキューメモリへは、命令メモリから同
時にフェッチされた４つの命令が同時に格納される。こ
の命令レジスタ管理ユニット１２１に含まれるキューメ
モリはそれぞれデータの書込み経路と読出し経路とが別
々に設けられており、非同期でデータの書込みおよび読
出しが実行可能である。

【０１１３】命令デコード解析ユニット１２２は、命令
レジスタ管理ユニット１２１から与えられた４つの命令
をデコードし、該デコード結果を示すコードを生成す
る。命令デコード解析ユニット１２２はさらに、この命
令レジスタ管理ユニット１２１から与えられた命令ｉｎ
ｓｔ１〜ｉｎｓｔ４を解析し、同時に実行可能な命令
（最大３個）を検出し、検出された命令を発行する。同
時に、この命令デコード解析ユニット１２２はさらに、
命令レジスタ管理ユニット１２１から与えられた命令ｉ
ｎｓｔ４のオペコード部ｉｎｓｔ４．ｏｐをＮＯＰ命令
解析回路１２３へ送出する。

【０１１４】ＮＯＰ命令解析回路１２３は命令デコード
解析ユニット１２２から命令ｉｎｓｔ４のオペコード部
ｉｎｓｔ４．ｏｐを受け、この命令がＮＯＰ命令である
か否かの判定を行ない、該判定結果を示す信号ｎｏｐを
命令デコード解析ユニット１２２へ返送する。

【０１１５】命令デコード解析ユニット１２２はこのＮ
ＯＰ命令解析回路１２３からの信号ｎｏｐがＮＯＰ命令
を示している場合、命令デコード・解析ユニット１２２
においては、同時実行可能な命令の解析終了時におい
て、命令ｉｎｓｔ４の発行を禁止するとともに、この命
令をｉｎｓｔ４を発行済みとみなすとともに、残りの命
令ｉｎｓｔ１〜ｉｎｓｔ３のうちの同時に実行可能な命
令を出力する。

【０１１６】ここで図１２に示す構成においてパイプラ
イン（機能ユニット）としては、図１に示すように同一
構成のパイプラインが想定されている。また、命令デコ
ード解析ユニット１２２から出力される命令は、アドレ
スの小さい順に出力される。したがって、命令ｉｎｓｔ
１が、機能ユニット（パイプライン）において命令実行
可能な場合には、そのサイクルにおいて必ず機能ユニッ
ト（パイプライン）へ投入される。残りの命令ｉｎｓｔ
２〜ｉｎｓｔ４については、ｉｎｓｔ１との同時実行性
すなわち並列処理可能か否かが検出される。この場合、
たとえば命令ｉｎｓｔ１と命令ｉｎｓｔ２とが並列処理
可能でない場合には、命令ｉｎｓｔ１のみが対応のパイ
プライン（機能ユニット）へ投入される。

【０１１７】このような構成の場合、命令デコード解析
ユニット１２２から出力される命令と機能ユニットとは
その接続関係が最短距離を与えるように各命令（デコー
ド回路、命令レジスタ）とパイプラインとが対応して配
置される。また上述のような４命令が命令レジスタ管理
ユニット１２１から与えられる構成の場合、命令ｉｎｓ
ｔ４がＮＯＰ命令である可能性が高い。このため、命令
ｉｎｓｔ４がコンパイラの性能、命令メモリのアライメ
ント等の点からＮＯＰ命令である可能性が高い。このた
め、命令ｉｎｓｔ４に対してのみ、ＮＯＰ命令であるか
否かの解析が実行される。

【０１１８】図１３は図１２に示すＮＯＰ命令解析回路
１２３の回路構成を示す図である。図１３において、Ｎ
ＯＰ命令解析回路１２３は、命令ｉｎｓｔ４のオペラン
ド部ｉｎｓｔ４．ｏｐとＮＯＰコードを比較する比較器
１４０を含む。比較器１４ｏから命令ｉｎｓｔがＮＯＰ
命令であるか否かを示す信号ｎｏｐが出力される。次に
動作について簡単に説明する。

【０１１９】今、命令ｉｎｓｔ１、命令ｉｎｓｔ２およ
び命令ｉｎｓｔ３が同時に発行可能であり、命令ｉｎｓ
ｔ４が発行する必要のない命令（ＮＯＰ命令）である場
合を考える。命令デコード解析ユニット１２２は命令ｉ
ｎｓｔ１〜ｉｎｓｔ４を同時に受けて解析する。命令デ
コード解析ユニット１２２は、命令ｉｎｓｔ１〜ｉｎｓ
ｔ４を解析し、命令ｉｎｓｔ１〜ｉｎｓｔ３が同時に実
行可能であると解析する。命令デコード解析ユニット１
２２はまた命令ｉｎｓｔ４をＮＯＰ命令解析回路１２３
へ与える。ＮＯＰ命令解析回路１２３は命令ｉｎｓｔ４
のオペランド部ｉｎｓｔ４．ｏｐをＮＯＰコードと比較
し、この命令ｉｎｓｔ４がＮＯＰ命令であるか否かを判
定する。

【０１２０】命令デコード解析ユニット１２２は、同時
に発行可能な命令ｉｎｓｔ１〜ｉｎｓｔ３を発行すると
ともに、ＮＯＰ命令解析回路１２３からの信号ｎｏｐに
従って命令ｉｎｓｔ４が機能ユニット（パイプライン）
へ投入されたとみなす。この命令ｉｎｓｔ４を発行済み
と処理される（図１４参照）。

【０１２１】この命令が発行済みであるか否かの判別
は、以下のようにして行なわれる。対応のパイプライン
（機能ユニット）へ命令（操作コード）とともにこの命
令が有効であることを示すフラグｉｎｓｔ ａｖａｉｌ
がリンクされて出力される。この有効性フラグｉｎｓｔ
ａｖａｉｌは対応の命令と平行して各パイプラインス
テージを伝達される。命令デコード・解析ユニット１２
２は、この命令に付随する有効性フラグｉｎｓｔ ａｖ
ａｉｌがオン状態であり有効性を示しているフラグの数
をカウントし、発行命令数を知る。この発行命令数に従
って、命令レジスタ管理ユニット１２１に含まれるキュ
ーメモリの読出しアドレスを変更する。したがって、こ
の命令ｉｎｓｔ４がＮＯＰ命令であり、発行済みとされ
る場合は、命令ｉｎｓｔ４に対応する有効性フラグｉｎ
ｓｔ ａｖａｉｌ４がオン状態と設定されることに対応
する。この場合、したがって、パイプライン（機能ユニ
ット）へ投入された発行命令数は実際には３であるもの
の、４と擬制され、命令レジスタ管理ユニット１２１に
含まれるキューの読出しアドレスが４変更される。した
がって、この場合、図７および図８に対応して参照する
と、図７に示すサイクル１においては、命令＃１〜命令
＃３が対応のパイプライン（機能ユニット）へ投入さ
れ、命令＃４は機能ユニット（パイプライン）へ投入さ
れたとみなされ、発行済みとみなされる。

【０１２２】したがって、図８に示すサイクル２におい
ては、命令＃５〜命令＃８が従来の場合と異なり、命令
レジスタ管理ユニットから命令デコード解析ユニット１
２２へ伝達される。このとき、命令＃５，＃６および＃
７が同時に発行可能な場合、この３命令＃５、命令＃６
および命令＃７が発行される。したがって、図８の処理
動作と異なり、命令＃７の発行が１クロック早くなり、
処理速度が改善される。

【０１２３】なお上述の構成においては、パイプライン
がすべて同一構成の機能ユニットを備えている場合が示
されているが、これは構成が異なる機能ユニットであっ
ても上記実施例と同様の効果を得ることができる。

【０１２４】命令＃１と命令＃２とが同時実行可能であ
り命令＃４がＮＯＰ命令の場合、命令プリフェッチ方式
では、次のサイクルで命令＃３は与えられず、再びＮＯ
Ｐ命令がフェッチされる。命令＃４がＮＯＰ命令となる
のは、命令＃１〜命令＃３が同時発行可能な時が多い。
命令＃４がＮＯＰ命令で実際の発行命令数が２以下は極
めてまれである。このような場合に、命令＃４のＮＯＰ
命令が悪影響を及ぼさないように、実際の発行命令数が
３のときに信号ｎｏｐによる制御を実行する構成を設け
てもよい。

【０１２５】また、上述の構成においては、命令ｉｎｓ
ｔ４がＮＯＰ命令であるか否かの判別が行なわれてい
る。この場合、命令ｉｎｓｔ１〜ｉｎｓｔ４のすべてに
対してＮＯＰ命令であるか否かの判別が行なわれる構成
であってもよい。この場合、命令ＮＯＰとみなされた命
令に対する解析は終了され機能ユニットへの発行は行な
われない。

【０１２６】また、上述実施例においては、命令ｉｎｓ
ｔ１と同時に発行可能な命令の検出が行なわれており、
アドレスの小さい順にその命令発行が実行されている。
この場合、命令プリフェッチ方式ではなく、同時にフェ
ッチされた命令のうち常に並列処理可能な命令の検出が
行なわれる構成であっても上記実施例と同様の効果を得
ることができる。

【０１２７】また、上述の説明においては。命令ｉｎｓ
ｔ１〜ｉｎｓｔ３が命令デコード・解析ユニット１２２
において格納される位置と、投入されるパイプラインと
がレイアウトにおいて対応する位置に設けられていると
して説明した。しかしながら、これは、たとえばトライ
ステートバッファなどを用いて、各命令の投入されるパ
イプライン位置がシフトされる構成であってもよい。す
なわち、命令プリフェッチ方式ではなく、同時にフェッ
チされた４命令がすべて発行されるまで次の命令のフェ
ッチが行なわれない構成において、同時に発行可能な命
令を各対応の機能ユニット（個々に機能が異なる）へ投
入する構成であってもよい。この場合、単に同時発行可
能な命令の位置を示す回路（たとえば命令分配機能を備
える回路）を解析ユニットに設けておき、この解析結果
に従って命令のシフトが実行される。

【０１２８】さらに上記実施例においては、機能ユニッ
トへ投入する必要のない命令としてＮＯＰ命令を示した
が、これはパイプラインにおいて何ら実行される必要の
ない無意味な命令であればよい。

【０１２９】さらに上記実施例のすべてにおいては、並
列演算処理装置としてスーパースカラ型プロセッサが示
されているが、これは複数の命令が並列処理される処理
装置であればいずれの上記実施例において適用されても
よい。

【０１３０】

【発明の効果】以上のように、第１の発明によれば、機
能ユニットをすべて演算機能とアドレス計算機能とを併
せ持つことにより任意の命令の発行を受ける機能ユニッ
トとし、かつ命令へのアクセスのみを実行する機能ユニ
ットを設けたため、同一構成の機能ユニットが複数個並
列に設けられることになり、発行可能な命令の組合わせ
を柔軟に決定することができ、並列処理性能を向上させ
ることができる。

【０１３１】さらに、機能ユニットに対しては整数演算
命令およびロード／ストア命令いずれをも発行すること
が可能となるため、命令分配機構は不必要となり、ハー
ドウェアを低減することができる。

【０１３２】第２の発明に従えば、並列に設けられた機
能ユニットの数以上の命令を解析する場合、機能ユニッ
トへ投入する必要のないたとえばＮＯＰ命令は、機能ユ
ニットに投入することなしに発行済みとみなされるた
め、続くサイクルで実行する必要がなくなる。これによ
り、次のサイクルにおいては、最大、機能ユニット数の
有効な命令を発行することが可能となる。この結果、命
令処理速度が改善され、並列処理装置の性能が向上す
る。

【図面の簡単な説明】

【図１】この発明の一実施例である並列演算処理装置の
概念的構成を示す図である。

【図２】スーパースカラの一般的な構成を示す図であ
る。

【図３】従来のスーパースカラにおける整数演算を行な
う機能ユニットのパイプライン構成を示す図である。

【図４】従来のスーパースカラにおけるロード／ストア
を行なう機能ユニットのパイプラインの構造を示す図で
ある。

【図５】命令デコードステージから命令を各機能ユニッ
トへ分配する構成を概略的に示す図である。

【図６】従来のスーパースカラにおける命令デコードス
テージの構成を概略的に示す図である。

【図７】従来のスーパースカラにおける命令発行方式の
問題点を示す図である。

【図８】従来のスーパースカラにおける命令発行方式の
問題点を説明するための図である。

【図９】この発明の一実施例であるスーパースカラにお
ける要部の構成を示す図である。

【図１０】従来のデータバイパス回路の構成を示す図で
ある。

【図１１】この発明に従って図９に示す構成において用
いられるバイパス回路の構成を示す図である。

【図１２】第２の発明に従う命令デコードステージの構
成を示す図である。

【図１３】図１２に示すＮＯＰ命令解析回路の構成を示
す図である。

【図１４】第２の発明に従うスーパースカラにおける命
令発行の態様を示す図である。

【符号の説明】

１ 命令メモリ ２ 命令フェッチ・ステージ（ＩＦステージ） ３ 命令デコードステージ（ＩＤステージ） ４ 整数演算ユニット ５ ロード／ストア実行ユニット ６ データメモリ ＥＸＣ 実行ステージ ＷＢ レジスタファイル書込みステージ ９ ＡＬＵ １０ シフタ ４０ メモリアクセス機能を備え整数演算ユニット ＭＥＭ メモリアクセスステージ ７１ バイトアラインユニット ＭＣ ＢＵＳ 制御バス ＭＡ ＢＵＳ アドレスバス ＭＳ ＢＵＳ データバス ＭＤ ＢＵＳ データメモリのデータバス ＭＬ ＢＵＳ データバス １２１ 命令レジスタ管理ユニット １２２ 命令デコード解析ユニット １２３ ＮＯＰ命令解析回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 同時にフェッチされた複数の命令から同
   時に実行可能な命令を見出すデコード手段を備える並列
   処理装置であって、 前記デコード手段からの命令発行を受け、与えられた命
   令を実行する複数の機能ユニット、前記複数の機能ユニ
   ットは並列に設けられており、 前記デコード手段からの命令の発行を受けず、データメ
   モリへのアクセス動作の実行の制御のみを行なう機能ユ
   ニットを備える、並列演算処理装置。
2. 【請求項２】 複数の機能ユニットを備え、命令を命令
   メモリから複数個同時にフェッチし、該フェッチされた
   複数の命令から同時に実行可能な命令を見出し、関連の
   機能ユニットへ該同時実行可能な命令を投入することに
   より、複数の命令を同時に実行する並列演算処理装置で
   あって、 前記機能ユニットの数以上の数の命令を受け、該与えら
   れた命令を並列に解析する手段、 該解析されるべき命令中に、前記複数の機能ユニットの
   いずれへも投入する必要のない命令を検出する手段、お
   よび 該検出された、投入する必要のない命令を、前記複数の
   機能ユニットのいずれかへ投入したように設定する手段
   とを備える、並列演算処理装置。