JPH0520072A - レジスタの退避復帰機能付データ処理装置 - Google Patents
レジスタの退避復帰機能付データ処理装置Info
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- JPH0520072A JPH0520072A JP3175017A JP17501791A JPH0520072A JP H0520072 A JPH0520072 A JP H0520072A JP 3175017 A JP3175017 A JP 3175017A JP 17501791 A JP17501791 A JP 17501791A JP H0520072 A JPH0520072 A JP H0520072A
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Abstract
(57)【要約】
【目的】命令実行装置に動作周波数の制限や回路規模の
増大をもたらす専用ハードウェアを設けることなく、レ
ジスタの退避復帰を高速化できるデータ処理装置を提供
する。 【構成】命令生成装置５は、複数レジスタの退避復帰を
示す命令が検出されたことを示す第２の制御信号が入力
されることにより、単一のレジスタの退避復帰命令を複
数生成して命令退避装置４に出力する。命令解読装置２
は、命令フェッチ装置１および命令退避装置４から供給
される複数の命令を同時解読して、解読した命令が使用
する資源を干渉検出装置６に出力すると共に、データ依
存関係の発生状況を干渉検出装置６から入力され、デー
タ依存関係が検出されなかった命令に対応する制御信号
を第１の制御信号として出力し、データ依存関係の検出
された命令を命令退避装置４に出力し、複数レジスタの
退避復帰を示す命令を検出したときに第２の制御信号を
出力する。
増大をもたらす専用ハードウェアを設けることなく、レ
ジスタの退避復帰を高速化できるデータ処理装置を提供
する。 【構成】命令生成装置５は、複数レジスタの退避復帰を
示す命令が検出されたことを示す第２の制御信号が入力
されることにより、単一のレジスタの退避復帰命令を複
数生成して命令退避装置４に出力する。命令解読装置２
は、命令フェッチ装置１および命令退避装置４から供給
される複数の命令を同時解読して、解読した命令が使用
する資源を干渉検出装置６に出力すると共に、データ依
存関係の発生状況を干渉検出装置６から入力され、デー
タ依存関係が検出されなかった命令に対応する制御信号
を第１の制御信号として出力し、データ依存関係の検出
された命令を命令退避装置４に出力し、複数レジスタの
退避復帰を示す命令を検出したときに第２の制御信号を
出力する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のレジスタファイ
ルを効率よく退避復帰するレジスタの退避復帰機能を備
えたデータ処理装置に関するものである。
ルを効率よく退避復帰するレジスタの退避復帰機能を備
えたデータ処理装置に関するものである。
【０００２】
【従来の技術】近年、レジスタの退避復帰機能を備えた
データ処理装置は、コンパイラの最適化技術の進歩に伴
い汎用レジスタが大容量化し、関数呼び出しやタスクス
イッチの高速化のために注目されている。このような従
来のデータ処理装置におけるレジスタの退避復帰機能の
一例について、図３を用いて説明する。図３は従来のデ
ータ処理装置におけるレジスタの退避復帰機能の概念図
で、レジスタ群３１は命令で指定される複数のレジスタ
により構成されており、レジスタ群３２，３３は実際の
複数のレジスタにより構成されている。実際のレジスタ
群３２，３３には命令で指定されるレジスタ群３１がマ
ッピングされる。命令で指定されるレジスタ群３１は、
１組８本のレジスタが４組集合したものである。レジス
タ群３１のレジスタｒ０〜ｒ７は常に８本のレジスタ
Ｒ’０〜Ｒ’７からなる実際のレジスタ群３２にマッピ
ングａされる。レジスタ群３１のレジスタｒ８〜ｒ１
５，ｒ１６〜ｒ２３，ｒ２４〜ｒ３１は実際のレジスタ
群３３のうちの連続した２４本のレジスタにマッピング
される。マッピングｂでは、レジスタ群３１のレジスタ
ｒ８〜ｒ１５はレジスタ群３３のレジスタＲ３２〜Ｒ３
９に、レジスタ群３１のレジスタｒ１５〜ｒ２３はレジ
スタ群３２のレジスタＲ４０〜Ｒ４７に、レジスタ群３
１のレジスタｒ２４〜ｒ３１はレジスタ群３３のレジス
タＲ４８〜Ｒ５５に各々マッピングされている。一方、
マッピングｃでは、レジスタ群３１のレジスタｒ８〜ｒ
１５はレジスタ群３３のレジスタＲ４８〜Ｒ５５に、レ
ジスタ群３１のレジスタｒ１６〜ｒ２３はレジスタ群３
３のレジスタＲ５６−Ｒ６３に、レジスタ群３１のレジ
スタｒ２４〜ｒ３１はレジスタ群３３のレジスタＲ６４
〜Ｒ７１にマッピングされている。このとき、マッピン
グｂにおけるレジスタ群３１のレジスタｒ２４〜ｒ３１
と、マッピングｃにおけるレジスタ群３１のレジスタｒ
８〜ｒ１５とは、どちらもレジスタ群３３のレジスタＲ
４８〜Ｒ５５にオーバラップしてマッピングされている
ため、関数の引き数渡しに用いられる。このように、命
令で指定できるレジスタ群３１から実際のレジスタ群３
２，３３へのマッピングを変更するだけで退避復帰を行
えるので、高速な退避復帰動作を実現できる。このよう
な従来のデータ処理装置におけるレジスタの退避復帰機
能は、例えば「ｂｉｔ」第２３巻 第４号６０１〜６２
９ページに記載されている。
データ処理装置は、コンパイラの最適化技術の進歩に伴
い汎用レジスタが大容量化し、関数呼び出しやタスクス
イッチの高速化のために注目されている。このような従
来のデータ処理装置におけるレジスタの退避復帰機能の
一例について、図３を用いて説明する。図３は従来のデ
ータ処理装置におけるレジスタの退避復帰機能の概念図
で、レジスタ群３１は命令で指定される複数のレジスタ
により構成されており、レジスタ群３２，３３は実際の
複数のレジスタにより構成されている。実際のレジスタ
群３２，３３には命令で指定されるレジスタ群３１がマ
ッピングされる。命令で指定されるレジスタ群３１は、
１組８本のレジスタが４組集合したものである。レジス
タ群３１のレジスタｒ０〜ｒ７は常に８本のレジスタ
Ｒ’０〜Ｒ’７からなる実際のレジスタ群３２にマッピ
ングａされる。レジスタ群３１のレジスタｒ８〜ｒ１
５，ｒ１６〜ｒ２３，ｒ２４〜ｒ３１は実際のレジスタ
群３３のうちの連続した２４本のレジスタにマッピング
される。マッピングｂでは、レジスタ群３１のレジスタ
ｒ８〜ｒ１５はレジスタ群３３のレジスタＲ３２〜Ｒ３
９に、レジスタ群３１のレジスタｒ１５〜ｒ２３はレジ
スタ群３２のレジスタＲ４０〜Ｒ４７に、レジスタ群３
１のレジスタｒ２４〜ｒ３１はレジスタ群３３のレジス
タＲ４８〜Ｒ５５に各々マッピングされている。一方、
マッピングｃでは、レジスタ群３１のレジスタｒ８〜ｒ
１５はレジスタ群３３のレジスタＲ４８〜Ｒ５５に、レ
ジスタ群３１のレジスタｒ１６〜ｒ２３はレジスタ群３
３のレジスタＲ５６−Ｒ６３に、レジスタ群３１のレジ
スタｒ２４〜ｒ３１はレジスタ群３３のレジスタＲ６４
〜Ｒ７１にマッピングされている。このとき、マッピン
グｂにおけるレジスタ群３１のレジスタｒ２４〜ｒ３１
と、マッピングｃにおけるレジスタ群３１のレジスタｒ
８〜ｒ１５とは、どちらもレジスタ群３３のレジスタＲ
４８〜Ｒ５５にオーバラップしてマッピングされている
ため、関数の引き数渡しに用いられる。このように、命
令で指定できるレジスタ群３１から実際のレジスタ群３
２，３３へのマッピングを変更するだけで退避復帰を行
えるので、高速な退避復帰動作を実現できる。このよう
な従来のデータ処理装置におけるレジスタの退避復帰機
能は、例えば「ｂｉｔ」第２３巻 第４号６０１〜６２
９ページに記載されている。
【０００３】また別の従来のレジスタの退避復帰機能を
備えたデータ処理装置は、図４のように、命令フェッチ
装置４１と、命令解読装置４２と、命令実行装置４３と
により構成されていた。命令フェッチ装置４１には、命
令キャッシュ４４が内蔵されており、命令実行装置４３
には、複数のレジスタからなるレジスタ群４５と、演算
ユニット４６と、アドレス計算ユニット４７と、内蔵メ
モリ４８と、バスコントローラ４９とが内蔵されてい
る。
備えたデータ処理装置は、図４のように、命令フェッチ
装置４１と、命令解読装置４２と、命令実行装置４３と
により構成されていた。命令フェッチ装置４１には、命
令キャッシュ４４が内蔵されており、命令実行装置４３
には、複数のレジスタからなるレジスタ群４５と、演算
ユニット４６と、アドレス計算ユニット４７と、内蔵メ
モリ４８と、バスコントローラ４９とが内蔵されてい
る。
【０００４】命令フェッチ装置４１は、命令キャッシュ
４４から命令をフェッチし、１２８ビットで構成される
４つの命令を一度に命令解読装置４２に出力する。ミス
ヒットの場合は、３２ビットのバスを介して命令をフェ
ッチする。命令解読装置４２は、並列実行できる命令を
選択し、命令実行装置４３を制御する。レジスタ間演算
は、レジスタ群４５と演算ユニット４６との間で実行さ
れる。レジスタ群４５と記憶装置（図示せず）とのデー
タ転送は、レジスタ群４５とアドレス計算ユニット４７
との間でアドレス計算を行い、データ転送はバスコント
ローラ４９を介して記憶装置とレジスタ群４５との間で
３２ビット単位で行なわれる。レジスタ群４５の複数の
レジスタの退避復帰は、レジスタ群４５と内蔵メモリ４
８との間で行なわれる。このとき、転送を１２８ビット
幅で行なうことによって、高速化している。このような
従来のデータ処理装置は、例えば「日経エレクトロニク
ス」１９９０年１月８日 第４９０号 １７７〜１８６
ページに記載されている。
４４から命令をフェッチし、１２８ビットで構成される
４つの命令を一度に命令解読装置４２に出力する。ミス
ヒットの場合は、３２ビットのバスを介して命令をフェ
ッチする。命令解読装置４２は、並列実行できる命令を
選択し、命令実行装置４３を制御する。レジスタ間演算
は、レジスタ群４５と演算ユニット４６との間で実行さ
れる。レジスタ群４５と記憶装置（図示せず）とのデー
タ転送は、レジスタ群４５とアドレス計算ユニット４７
との間でアドレス計算を行い、データ転送はバスコント
ローラ４９を介して記憶装置とレジスタ群４５との間で
３２ビット単位で行なわれる。レジスタ群４５の複数の
レジスタの退避復帰は、レジスタ群４５と内蔵メモリ４
８との間で行なわれる。このとき、転送を１２８ビット
幅で行なうことによって、高速化している。このような
従来のデータ処理装置は、例えば「日経エレクトロニク
ス」１９９０年１月８日 第４９０号 １７７〜１８６
ページに記載されている。
【０００５】
【発明が解決しようとする課題】しかしながら図３のよ
うな構成では、複数の入出力バスを必要とするレジスタ
ファイルが大容量化するため、動作周波数の高速化が困
難になると共に、回路規模が増大するという問題点を有
していた。また図４のような構成では、レジスタ群４５
の複数のレジスタの退避復帰を内蔵メモリ４８に対して
行なうため回路規模を抑えるという面では効果がある
が、専用のデータ幅の広いバスを必要とし、同時にレジ
スタファイルの入出力バスのビット幅の拡張によりレジ
スタ群４５の複数のレジスタを一度に読み書きできる機
能をも必要とする。一方、退避復帰すべき全てのレジス
タを一度に転送するだけのデータ幅を確保するのは困難
なため、退避復帰に複数の実行クロックを必要とし、回
路規模の増大にもかかわらず高性能を実現できないとい
う問題点を有していた。
うな構成では、複数の入出力バスを必要とするレジスタ
ファイルが大容量化するため、動作周波数の高速化が困
難になると共に、回路規模が増大するという問題点を有
していた。また図４のような構成では、レジスタ群４５
の複数のレジスタの退避復帰を内蔵メモリ４８に対して
行なうため回路規模を抑えるという面では効果がある
が、専用のデータ幅の広いバスを必要とし、同時にレジ
スタファイルの入出力バスのビット幅の拡張によりレジ
スタ群４５の複数のレジスタを一度に読み書きできる機
能をも必要とする。一方、退避復帰すべき全てのレジス
タを一度に転送するだけのデータ幅を確保するのは困難
なため、退避復帰に複数の実行クロックを必要とし、回
路規模の増大にもかかわらず高性能を実現できないとい
う問題点を有していた。
【０００６】本発明はかかる事情に鑑みて成されたもの
であり、命令実行装置に動作周波数の制限や回路規模の
増大をもたらす専用ハードウェアを設けることなく、レ
ジスタの退避復帰を高速化できるデータ処理装置を提供
することを目的とする。
であり、命令実行装置に動作周波数の制限や回路規模の
増大をもたらす専用ハードウェアを設けることなく、レ
ジスタの退避復帰を高速化できるデータ処理装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明は、複数
のレジスタを退避復帰させる命令を単一のレジスタを退
避復帰させる複数の命令に展開する命令生成装置を設け
たことを特徴としている。請求項２の発明は、少なくと
も複数のレジスタを備え第１の制御信号が入力されるこ
とにより前記レジスタの内容を記憶装置に対して退避お
よび復帰させる命令実行装置と、この命令実行装置に接
続されて命令実行中で値が確定していない資源の状況を
保持しかつデータ依存関係の検出を行なう干渉検出装置
と、この干渉検出装置によりデータ依存関係が検出され
て実行を遅延させる必要がある命令を保持する命令退避
装置と、命令をフェッチする命令フェッチ装置と、複数
レジスタの退避復帰を示す命令が検出されたことを示す
第２の制御信号が入力されることにより単一のレジスタ
の退避復帰命令を複数生成して前記命令退避装置に出力
する命令生成装置と、前記命令フェッチ装置および前記
命令退避装置から供給される複数の命令を同時解読して
解読した命令が使用する資源を前記干渉制御装置に出力
する命令解読装置とを設け、前記命令解読装置が、デー
タ依存関係の発生状況を前記干渉検出装置から入力さ
れ、データ依存関係が検出されなかった命令に対応する
制御信号を前記第１の制御信号として出力し、データ依
存関係の検出された命令を前記命令退避装置に出力し、
複数レジスタの退避復帰を示す命令を検出したときに前
記第２の制御信号を出力する構成としたことを特徴とし
ている。
のレジスタを退避復帰させる命令を単一のレジスタを退
避復帰させる複数の命令に展開する命令生成装置を設け
たことを特徴としている。請求項２の発明は、少なくと
も複数のレジスタを備え第１の制御信号が入力されるこ
とにより前記レジスタの内容を記憶装置に対して退避お
よび復帰させる命令実行装置と、この命令実行装置に接
続されて命令実行中で値が確定していない資源の状況を
保持しかつデータ依存関係の検出を行なう干渉検出装置
と、この干渉検出装置によりデータ依存関係が検出され
て実行を遅延させる必要がある命令を保持する命令退避
装置と、命令をフェッチする命令フェッチ装置と、複数
レジスタの退避復帰を示す命令が検出されたことを示す
第２の制御信号が入力されることにより単一のレジスタ
の退避復帰命令を複数生成して前記命令退避装置に出力
する命令生成装置と、前記命令フェッチ装置および前記
命令退避装置から供給される複数の命令を同時解読して
解読した命令が使用する資源を前記干渉制御装置に出力
する命令解読装置とを設け、前記命令解読装置が、デー
タ依存関係の発生状況を前記干渉検出装置から入力さ
れ、データ依存関係が検出されなかった命令に対応する
制御信号を前記第１の制御信号として出力し、データ依
存関係の検出された命令を前記命令退避装置に出力し、
複数レジスタの退避復帰を示す命令を検出したときに前
記第２の制御信号を出力する構成としたことを特徴とし
ている。
【０００８】請求項３の発明は、少なくとも複数のレジ
スタを備え第１の制御信号が入力されることにより前記
レジスタの内容を記憶装置に対して退避および復帰させ
る命令実行装置と、この命令実行装置に接続されて命令
実行中で値が確定していない資源の状況を保持しかつデ
ータ依存関係の検出を行なう干渉検出装置と、この干渉
検出装置によりデータ依存関係が検出されて実行を遅延
させる必要がある命令を保持する命令退避装置と、命令
をフェッチする命令フェッチ装置と、複数レジスタの退
避復帰を示す命令が検出されたことを示す第２の制御信
号が入力されることにより単一のレジスタの退避復帰命
令を複数生成する命令生成装置と、前記命令フェッチ装
置と前記命令退避装置と前記命令生成装置とから供給さ
れる複数の命令を同時解読して解読した命令が使用する
資源を前記干渉制御装置に出力する命令解読装置とを設
け、前記命令解読装置が、データ依存関係の発生状況を
前記干渉検出装置から入力され、データ依存関係が検出
されなかった命令に対応する制御信号を前記第１の制御
信号として出力し、データ依存関係の検出された命令を
前記命令退避装置に出力し、複数レジスタの退避復帰を
示す命令を検出したときに前記第２の制御信号を出力す
る構成としたことを特徴としている。
スタを備え第１の制御信号が入力されることにより前記
レジスタの内容を記憶装置に対して退避および復帰させ
る命令実行装置と、この命令実行装置に接続されて命令
実行中で値が確定していない資源の状況を保持しかつデ
ータ依存関係の検出を行なう干渉検出装置と、この干渉
検出装置によりデータ依存関係が検出されて実行を遅延
させる必要がある命令を保持する命令退避装置と、命令
をフェッチする命令フェッチ装置と、複数レジスタの退
避復帰を示す命令が検出されたことを示す第２の制御信
号が入力されることにより単一のレジスタの退避復帰命
令を複数生成する命令生成装置と、前記命令フェッチ装
置と前記命令退避装置と前記命令生成装置とから供給さ
れる複数の命令を同時解読して解読した命令が使用する
資源を前記干渉制御装置に出力する命令解読装置とを設
け、前記命令解読装置が、データ依存関係の発生状況を
前記干渉検出装置から入力され、データ依存関係が検出
されなかった命令に対応する制御信号を前記第１の制御
信号として出力し、データ依存関係の検出された命令を
前記命令退避装置に出力し、複数レジスタの退避復帰を
示す命令を検出したときに前記第２の制御信号を出力す
る構成としたことを特徴としている。
【０００９】
【作用】請求項１の発明において、命令生成装置は、複
数のレジスタを退避復帰させる命令を、単一のレジスタ
を退避復帰させる複数の命令に展開する。請求項２の発
明において、命令実行装置は、少なくとも複数のレジス
タを備え、第１の制御信号が入力されることにより、レ
ジスタの内容を記憶装置に対して退避および復帰させ
る。干渉検出装置は、命令実行装置に接続されて、命令
実行中で値が確定していない資源の状況を保持し、かつ
データ依存関係の検出を行なう。命令退避装置は、干渉
検出装置によりデータ依存関係が検出されて実行を遅延
させる必要がある命令を保持する。命令フェッチ装置
は、命令をフェッチする。命令生成装置は、複数レジス
タの退避復帰を示す命令が検出されたことを示す第２の
制御信号が入力されることにより、単一のレジスタの退
避復帰命令を複数生成して命令退避装置に出力する。命
令解読装置は、命令フェッチ装置および命令退避装置か
ら供給される複数の命令を同時解読して、解読した命令
が使用する資源を干渉制御装置に出力すると共に、デー
タ依存関係の発生状況を干渉検出装置から入力され、デ
ータ依存関係が検出されなかった命令に対応する制御信
号を第１の制御信号として出力し、データ依存関係の検
出された命令を命令退避装置に出力し、複数レジスタの
退避復帰を示す命令を検出したときに第２の制御信号を
出力する。
数のレジスタを退避復帰させる命令を、単一のレジスタ
を退避復帰させる複数の命令に展開する。請求項２の発
明において、命令実行装置は、少なくとも複数のレジス
タを備え、第１の制御信号が入力されることにより、レ
ジスタの内容を記憶装置に対して退避および復帰させ
る。干渉検出装置は、命令実行装置に接続されて、命令
実行中で値が確定していない資源の状況を保持し、かつ
データ依存関係の検出を行なう。命令退避装置は、干渉
検出装置によりデータ依存関係が検出されて実行を遅延
させる必要がある命令を保持する。命令フェッチ装置
は、命令をフェッチする。命令生成装置は、複数レジス
タの退避復帰を示す命令が検出されたことを示す第２の
制御信号が入力されることにより、単一のレジスタの退
避復帰命令を複数生成して命令退避装置に出力する。命
令解読装置は、命令フェッチ装置および命令退避装置か
ら供給される複数の命令を同時解読して、解読した命令
が使用する資源を干渉制御装置に出力すると共に、デー
タ依存関係の発生状況を干渉検出装置から入力され、デ
ータ依存関係が検出されなかった命令に対応する制御信
号を第１の制御信号として出力し、データ依存関係の検
出された命令を命令退避装置に出力し、複数レジスタの
退避復帰を示す命令を検出したときに第２の制御信号を
出力する。
【００１０】請求項３の発明において、命令実行装置
は、少なくとも複数のレジスタを備え、第１の制御信号
が入力されることにより、レジスタの内容を記憶装置に
対して退避および復帰させる。干渉検出装置は、命令実
行装置に接続されて、命令実行中で値が確定していない
資源の状況を保持し、かつデータ依存関係の検出を行な
う。命令退避装置は、干渉検出装置によりデータ依存関
係が検出されて実行を遅延させる必要がある命令を保持
する。命令フェッチ装置は、命令をフェッチする。命令
生成装置は、複数レジスタの退避復帰を示す命令が検出
されたことを示す第２の制御信号が入力されることによ
り、単一のレジスタの退避復帰命令を複数生成する。命
令解読装置は、命令フェッチ装置と命令退避装置と命令
生成装置とから供給される複数の命令を同時解読して、
解読した命令が使用する資源を干渉制御装置に出力する
と共に、データ依存関係の発生状況を干渉検出装置から
入力され、データ依存関係が検出されなかった命令に対
応する制御信号を第１の制御信号として出力し、データ
依存関係の検出された命令を命令退避装置に出力し、複
数レジスタの退避復帰を示す命令を検出したときに第２
の制御信号を出力する。
は、少なくとも複数のレジスタを備え、第１の制御信号
が入力されることにより、レジスタの内容を記憶装置に
対して退避および復帰させる。干渉検出装置は、命令実
行装置に接続されて、命令実行中で値が確定していない
資源の状況を保持し、かつデータ依存関係の検出を行な
う。命令退避装置は、干渉検出装置によりデータ依存関
係が検出されて実行を遅延させる必要がある命令を保持
する。命令フェッチ装置は、命令をフェッチする。命令
生成装置は、複数レジスタの退避復帰を示す命令が検出
されたことを示す第２の制御信号が入力されることによ
り、単一のレジスタの退避復帰命令を複数生成する。命
令解読装置は、命令フェッチ装置と命令退避装置と命令
生成装置とから供給される複数の命令を同時解読して、
解読した命令が使用する資源を干渉制御装置に出力する
と共に、データ依存関係の発生状況を干渉検出装置から
入力され、データ依存関係が検出されなかった命令に対
応する制御信号を第１の制御信号として出力し、データ
依存関係の検出された命令を命令退避装置に出力し、複
数レジスタの退避復帰を示す命令を検出したときに第２
の制御信号を出力する。
【００１１】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。 （実施例１）図１は本発明の実施例１におけるレジスタ
の退避復帰機能付データ処理装置のブロック図で、この
データ処理装置は、命令フェッチ装置１と、命令解読装
置２と、命令実行装置３と、命令退避装置４と、命令生
成装置５と、干渉検出装置６とにより構成されている。
命令実行装置３には、複数のレジスタからなるレジスタ
群７と、複数の演算装置８と、バス制御装置９とが内蔵
されている。命令解読装置２は、信号線ｄを介して命令
実行装置３に接続されていると共に、信号線ｅを介して
命令生成装置５に接続されている。
説明する。 （実施例１）図１は本発明の実施例１におけるレジスタ
の退避復帰機能付データ処理装置のブロック図で、この
データ処理装置は、命令フェッチ装置１と、命令解読装
置２と、命令実行装置３と、命令退避装置４と、命令生
成装置５と、干渉検出装置６とにより構成されている。
命令実行装置３には、複数のレジスタからなるレジスタ
群７と、複数の演算装置８と、バス制御装置９とが内蔵
されている。命令解読装置２は、信号線ｄを介して命令
実行装置３に接続されていると共に、信号線ｅを介して
命令生成装置５に接続されている。
【００１２】命令は命令フェッチ装置１により読み込ま
れ、命令解読装置２に供給される。命令解読装置２は、
命令フェッチ装置１および命令退避装置４から供給され
た複数の命令を解読し、解読された命令のデータ依存関
係の検査のため、レジスタ群７や記憶装置（図示せず）
などの命令の実行に必要な資源と命令の実行によって変
更される資源とを干渉検出装置６に通知する。これによ
り干渉検出装置６は、フロー依存、逆依存、出力依存と
いったデータ依存関係のすべてもしくは一部の検出を行
い、命令毎にデータ依存関係があるか否かを命令解読装
置２に通知する。さらに干渉検出装置６は、命令実行中
で値が確定していない資源の状況を命令実行装置３から
供給され、管理している。命令解読装置２は、干渉検出
装置６からの通知に基づいて、データ依存関係がなく命
令実行装置３で実行可能な命令を選択し、信号線ｄに命
令実行装置３で命令を実行するための第１の制御信号を
出力する。さらに命令解読装置２は、データ依存関係が
検出された命令や、命令実行装置３で先行した命令実行
が継続中で実行要求ができない命令を、命令退避装置４
に供給する。また命令解読装置２は、複数レジスタの退
避復帰を示す命令を検出すると、信号線ｅに第２の制御
信号を出力する。これにより命令生成装置５は、命令解
読装置２からの複数レジスタの退避復帰を示す命令を単
一のレジスタの退避復帰命令に展開し、これらの複数の
命令を命令退避装置４に供給する。命令退避装置４は、
命令解読装置２および命令生成装置５から供給された命
令をバッファリングし、命令解読装置２に供給する。命
令解読装置２からバッファリングされた命令が出力され
ると、その命令をバッファから削除する。命令実行装置
３において、レジスタ間演算は、レジスタ群７と演算装
置８との間で実行される。レジスタ群７のレジスタと記
憶装置との間のデータ転送は、バス制御装置９を介して
記憶装置とレジスタ群７との間で行なわれる。命令解読
装置２における命令スケジュールでは、基本的には命令
退避装置４から供給される命令の方に優先権があり、特
に命令フェッチ装置１から供給される命令との間でデー
タ依存関係が検出された命令を優先することにより、よ
り性能改善を図れる。しかし、命令フェッチ装置１から
分岐命令などの制御命令が供給された場合は、これらの
命令を優先することによって分岐に伴うオーバヘッドを
回避できる。
れ、命令解読装置２に供給される。命令解読装置２は、
命令フェッチ装置１および命令退避装置４から供給され
た複数の命令を解読し、解読された命令のデータ依存関
係の検査のため、レジスタ群７や記憶装置（図示せず）
などの命令の実行に必要な資源と命令の実行によって変
更される資源とを干渉検出装置６に通知する。これによ
り干渉検出装置６は、フロー依存、逆依存、出力依存と
いったデータ依存関係のすべてもしくは一部の検出を行
い、命令毎にデータ依存関係があるか否かを命令解読装
置２に通知する。さらに干渉検出装置６は、命令実行中
で値が確定していない資源の状況を命令実行装置３から
供給され、管理している。命令解読装置２は、干渉検出
装置６からの通知に基づいて、データ依存関係がなく命
令実行装置３で実行可能な命令を選択し、信号線ｄに命
令実行装置３で命令を実行するための第１の制御信号を
出力する。さらに命令解読装置２は、データ依存関係が
検出された命令や、命令実行装置３で先行した命令実行
が継続中で実行要求ができない命令を、命令退避装置４
に供給する。また命令解読装置２は、複数レジスタの退
避復帰を示す命令を検出すると、信号線ｅに第２の制御
信号を出力する。これにより命令生成装置５は、命令解
読装置２からの複数レジスタの退避復帰を示す命令を単
一のレジスタの退避復帰命令に展開し、これらの複数の
命令を命令退避装置４に供給する。命令退避装置４は、
命令解読装置２および命令生成装置５から供給された命
令をバッファリングし、命令解読装置２に供給する。命
令解読装置２からバッファリングされた命令が出力され
ると、その命令をバッファから削除する。命令実行装置
３において、レジスタ間演算は、レジスタ群７と演算装
置８との間で実行される。レジスタ群７のレジスタと記
憶装置との間のデータ転送は、バス制御装置９を介して
記憶装置とレジスタ群７との間で行なわれる。命令解読
装置２における命令スケジュールでは、基本的には命令
退避装置４から供給される命令の方に優先権があり、特
に命令フェッチ装置１から供給される命令との間でデー
タ依存関係が検出された命令を優先することにより、よ
り性能改善を図れる。しかし、命令フェッチ装置１から
分岐命令などの制御命令が供給された場合は、これらの
命令を優先することによって分岐に伴うオーバヘッドを
回避できる。
【００１３】このように、命令生成装置５を設け、レジ
スタ群７の複数のレジスタの退避復帰命令を、単一のレ
ジスタを退避復帰する命令に展開し、それらの命令を命
令退避装置４に保持させることにより、命令実行装置３
に特別なハードウェアを設けることなく、干渉検出装置
や命令退避装置や命令フェッチ装置や命令解読装置によ
り構成される従来の通常の命令解読制御機能を利用して
複数のレジスタの退避復帰を実現できる。このため、従
来の命令解読制御機能においては、データ依存が発生し
た場合や、命令供給が遅れて解読すべき命令が不足した
場合や、複数命令の同時実行時に同時実行すべき命令が
ない場合などに、命令実行装置のすべてまたは一部に実
行すべき命令がなく無駄な実行サイクルを発生していた
が、この実施例においては、命令退避装置４から単一の
レジスタの退避復帰命令が供給されるので、無駄な実行
サイクルをなくすことができる。また、命令実行装置
３、特にレジスタ群７に専用のハードウェアを設ける必
要がないため、動作周波数の制限や回路規模の増大を回
避できる。 （実施例２）図２は本発明の実施例２におけるレジスタ
の退避復帰機能付データ処理装置のブロック図で、この
データ処理装置は、命令フェッチ装置１１と、命令解読
装置１２と、命令実行装置１３と、命令退避装置１４
と、命令生成装置１５と、干渉検出装置１６とにより構
成されている。命令実行装置１３には、複数のレジスタ
からなるレジスタ群１７と、複数の演算装置１８と、バ
ス制御装置１９とが内蔵されている。命令解読装置１２
は、信号線ｆを介して命令実行装置１３に接続されてい
ると共に、信号線ｇを介して命令生成装置１５に接続さ
れている。すなわち実施例１との相違点は、命令生成装
置１５の出力が命令退避装置１４ではなく命令解読装置
１２に供給される点である。
スタ群７の複数のレジスタの退避復帰命令を、単一のレ
ジスタを退避復帰する命令に展開し、それらの命令を命
令退避装置４に保持させることにより、命令実行装置３
に特別なハードウェアを設けることなく、干渉検出装置
や命令退避装置や命令フェッチ装置や命令解読装置によ
り構成される従来の通常の命令解読制御機能を利用して
複数のレジスタの退避復帰を実現できる。このため、従
来の命令解読制御機能においては、データ依存が発生し
た場合や、命令供給が遅れて解読すべき命令が不足した
場合や、複数命令の同時実行時に同時実行すべき命令が
ない場合などに、命令実行装置のすべてまたは一部に実
行すべき命令がなく無駄な実行サイクルを発生していた
が、この実施例においては、命令退避装置４から単一の
レジスタの退避復帰命令が供給されるので、無駄な実行
サイクルをなくすことができる。また、命令実行装置
３、特にレジスタ群７に専用のハードウェアを設ける必
要がないため、動作周波数の制限や回路規模の増大を回
避できる。 （実施例２）図２は本発明の実施例２におけるレジスタ
の退避復帰機能付データ処理装置のブロック図で、この
データ処理装置は、命令フェッチ装置１１と、命令解読
装置１２と、命令実行装置１３と、命令退避装置１４
と、命令生成装置１５と、干渉検出装置１６とにより構
成されている。命令実行装置１３には、複数のレジスタ
からなるレジスタ群１７と、複数の演算装置１８と、バ
ス制御装置１９とが内蔵されている。命令解読装置１２
は、信号線ｆを介して命令実行装置１３に接続されてい
ると共に、信号線ｇを介して命令生成装置１５に接続さ
れている。すなわち実施例１との相違点は、命令生成装
置１５の出力が命令退避装置１４ではなく命令解読装置
１２に供給される点である。
【００１４】命令生成装置１５は、レジスタ群１７のそ
れぞれのレジスタをビットに対応させて、退避すべきレ
ジスタおよび復帰すべきレジスタを示す情報を管理す
る。命令解読装置１２から信号線ｇを介して命令生成装
置１５に第２の制御信号が供給され、これにより複数の
レジスタの退避復帰が要求されると、命令生成装置１５
は、対応するレジスタを示すビットをセットし、単一の
レジスタの退避復帰命令を生成して命令解読装置１２に
供給する。また命令生成装置１５は、命令解読装置１２
から要求した命令が出力されると、そのレジスタの退避
復帰に対応するビットをクリアする。その他の動作は実
施例１と同様である。
れぞれのレジスタをビットに対応させて、退避すべきレ
ジスタおよび復帰すべきレジスタを示す情報を管理す
る。命令解読装置１２から信号線ｇを介して命令生成装
置１５に第２の制御信号が供給され、これにより複数の
レジスタの退避復帰が要求されると、命令生成装置１５
は、対応するレジスタを示すビットをセットし、単一の
レジスタの退避復帰命令を生成して命令解読装置１２に
供給する。また命令生成装置１５は、命令解読装置１２
から要求した命令が出力されると、そのレジスタの退避
復帰に対応するビットをクリアする。その他の動作は実
施例１と同様である。
【００１５】このように、命令生成装置１５により、レ
ジスタ群１７のそれぞれのレジスタをビットに対応させ
て、退避すべきレジスタと復帰すべきレジスタとを管理
し、必要に応じて単一のレジスタの退避復帰命令を生成
して命令解読装置１２に供給するので、命令退避装置１
４のバッファリング容量を圧縮でき、同時に命令生成装
置１５における状態保持を命令の形態ではなくビットイ
メージで行うため、回路規模を削減できる。
ジスタ群１７のそれぞれのレジスタをビットに対応させ
て、退避すべきレジスタと復帰すべきレジスタとを管理
し、必要に応じて単一のレジスタの退避復帰命令を生成
して命令解読装置１２に供給するので、命令退避装置１
４のバッファリング容量を圧縮でき、同時に命令生成装
置１５における状態保持を命令の形態ではなくビットイ
メージで行うため、回路規模を削減できる。
【００１６】なお上記各実施例では演算装置８，１８で
複数の命令を同時に実行できる構成としたが、単一の命
令しか実行できない構成としてもよい。
複数の命令を同時に実行できる構成としたが、単一の命
令しか実行できない構成としてもよい。
【００１７】
【発明の効果】以上説明したように本発明によれば、命
令生成装置を設けて、複数レジスタの退避復帰命令を、
単一のレジスタを退避復帰する命令に展開する構成とし
たので、命令実行装置に特別なハードウェアを設けるこ
となく、干渉検出装置や命令退避装置や命令フェッチ装
置や命令解読装置により構成される従来の通常の命令解
読制御機能を用いて複数のレジスタの退避復帰を実現で
きる。したがって、データ依存が発生した場合や、命令
供給が遅れて解読すべき命令が不足した場合や、複数命
令の同時実行時に同時実行すべき命令がない場合などに
おいても、命令解読装置に単一のレジスタの退避復帰命
令が供給されるので、無駄な実行サイクルをなくすこと
ができる。また、命令実行装置、特にレジスタに専用の
ハードウェアを設ける必要がないので、動作周波数の制
限や回路規模の増大を回避できるという優れた効果を奏
する。
令生成装置を設けて、複数レジスタの退避復帰命令を、
単一のレジスタを退避復帰する命令に展開する構成とし
たので、命令実行装置に特別なハードウェアを設けるこ
となく、干渉検出装置や命令退避装置や命令フェッチ装
置や命令解読装置により構成される従来の通常の命令解
読制御機能を用いて複数のレジスタの退避復帰を実現で
きる。したがって、データ依存が発生した場合や、命令
供給が遅れて解読すべき命令が不足した場合や、複数命
令の同時実行時に同時実行すべき命令がない場合などに
おいても、命令解読装置に単一のレジスタの退避復帰命
令が供給されるので、無駄な実行サイクルをなくすこと
ができる。また、命令実行装置、特にレジスタに専用の
ハードウェアを設ける必要がないので、動作周波数の制
限や回路規模の増大を回避できるという優れた効果を奏
する。
【図１】本発明の実施例１におけるレジスタの退避復帰
機能付データ処理装置のブロック図である。
機能付データ処理装置のブロック図である。
【図２】本発明の実施例２におけるレジスタの退避復帰
機能付データ処理装置のブロック図である。
機能付データ処理装置のブロック図である。
【図３】従来のデータ処理装置におけるレジスタ退避復
帰機能の概念図である。
帰機能の概念図である。
【図４】従来の別のレジスタの退避復帰機能付データ処
理装置のブロック図である。
理装置のブロック図である。
１ 命令フェッチ装置
２ 命令解読装置
３ 命令実行装置
４ 命令退避装置
５ 命令生成装置
６ 干渉検出装置
７ レジスタ群
１１ 命令フェッチ装置
１２ 命令解読装置
１３ 命令実行装置
１４ 命令退避装置
１５ 命令生成装置
１６ 干渉検出装置
１７ レジスタ群
Claims (3)
- 【請求項１】 複数のレジスタを退避復帰させる命令を
単一のレジスタを退避復帰させる複数の命令に展開する
命令生成装置を設けたことを特徴とするレジスタの退避
復帰機能付データ処理装置。 - 【請求項２】 少なくとも複数のレジスタを備え第１の
制御信号が入力されることにより前記レジスタの内容を
記憶装置に対して退避および復帰させる命令実行装置
と、この命令実行装置に接続されて命令実行中で値が確
定していない資源の状況を保持しかつデータ依存関係の
検出を行なう干渉検出装置と、この干渉検出装置により
データ依存関係が検出されて実行を遅延させる必要があ
る命令を保持する命令退避装置と、命令をフェッチする
命令フェッチ装置と、複数レジスタの退避復帰を示す命
令が検出されたことを示す第２の制御信号が入力される
ことにより単一のレジスタの退避復帰命令を複数生成し
て前記命令退避装置に出力する命令生成装置と、前記命
令フェッチ装置および前記命令退避装置から供給される
複数の命令を同時解読して解読した命令が使用する資源
を前記干渉制御装置に出力する命令解読装置とを設け、
前記命令解読装置が、データ依存関係の発生状況を前記
干渉検出装置から入力され、データ依存関係が検出され
なかった命令に対応する制御信号を前記第１の制御信号
として出力し、データ依存関係の検出された命令を前記
命令退避装置に出力し、複数レジスタの退避復帰を示す
命令を検出したときに前記第２の制御信号を出力する構
成としたことを特徴とするレジスタの退避復帰機能付デ
ータ処理装置。 - 【請求項３】 少なくとも複数のレジスタを備え第１の
制御信号が入力されることにより前記レジスタの内容を
記憶装置に対して退避および復帰させる命令実行装置
と、この命令実行装置に接続されて命令実行中で値が確
定していない資源の状況を保持しかつデータ依存関係の
検出を行なう干渉検出装置と、この干渉検出装置により
データ依存関係が検出されて実行を遅延させる必要があ
る命令を保持する命令退避装置と、命令をフェッチする
命令フェッチ装置と、複数レジスタの退避復帰を示す命
令が検出されたことを示す第２の制御信号が入力される
ことにより単一のレジスタの退避復帰命令を複数生成す
る命令生成装置と、前記命令フェッチ装置と前記命令退
避装置と前記命令生成装置とから供給される複数の命令
を同時解読して解読した命令が使用する資源を前記干渉
制御装置に出力する命令解読装置とを設け、前記命令解
読装置が、データ依存関係の発生状況を前記干渉検出装
置から入力され、データ依存関係が検出されなかった命
令に対応する制御信号を前記第１の制御信号として出力
し、データ依存関係の検出された命令を前記命令退避装
置に出力し、複数レジスタの退避復帰を示す命令を検出
したときに前記第２の制御信号を出力する構成としたこ
とを特徴とするレジスタの退避復帰機能付データ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17501791A JP3154748B2 (ja) | 1991-07-16 | 1991-07-16 | レジスタの退避復帰機能付データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17501791A JP3154748B2 (ja) | 1991-07-16 | 1991-07-16 | レジスタの退避復帰機能付データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520072A true JPH0520072A (ja) | 1993-01-29 |
| JP3154748B2 JP3154748B2 (ja) | 2001-04-09 |
Family
ID=15988765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17501791A Expired - Fee Related JP3154748B2 (ja) | 1991-07-16 | 1991-07-16 | レジスタの退避復帰機能付データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3154748B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322149B1 (ko) * | 1998-02-17 | 2002-02-04 | 포만 제프리 엘 | 고성능 추론적 스트링/다중 연산 방법 |
| US6550657B1 (en) | 1999-04-19 | 2003-04-22 | Fujitsu Limited | Apparatus and method of paper separation for image formation apparatus |
| JP2008299501A (ja) * | 2007-05-30 | 2008-12-11 | Sanyo Electric Co Ltd | プロセッサ |
-
1991
- 1991-07-16 JP JP17501791A patent/JP3154748B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322149B1 (ko) * | 1998-02-17 | 2002-02-04 | 포만 제프리 엘 | 고성능 추론적 스트링/다중 연산 방법 |
| US6550657B1 (en) | 1999-04-19 | 2003-04-22 | Fujitsu Limited | Apparatus and method of paper separation for image formation apparatus |
| JP2008299501A (ja) * | 2007-05-30 | 2008-12-11 | Sanyo Electric Co Ltd | プロセッサ |
| US8255672B2 (en) | 2007-05-30 | 2012-08-28 | Semiconductor Components Industries, Llc | Single instruction decode circuit for decoding instruction from memory and instructions from an instruction generation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3154748B2 (ja) | 2001-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |