JPH052016B2 - - Google Patents
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- JPH052016B2 JPH052016B2 JP11131386A JP11131386A JPH052016B2 JP H052016 B2 JPH052016 B2 JP H052016B2 JP 11131386 A JP11131386 A JP 11131386A JP 11131386 A JP11131386 A JP 11131386A JP H052016 B2 JPH052016 B2 JP H052016B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/70—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is an odd number
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はデユーテイ変換回路に関し、特に入
力パルスを１／（2n＋１）（ｎは自然数）分周し
たパルスのデユーテイを変換する全デジタル式の
デユーテイ変換回路に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a duty conversion circuit, and in particular to an all-digital duty conversion circuit that converts the duty of a pulse obtained by dividing an input pulse by 1/(2n+1) (n is a natural number). This relates to conversion circuits.
［従来の技術］
第５図は、従来の、デユーテイが１：１の入力
パルスを周波数が１／（2n＋１）でデユーテイ
がｎ：（ｎ＋１）のパルスに分周したパルスを、
デユーテイが１：１のパルスに変換する全デジタ
ル式のデユーテイ変換回路を示す図である。[Prior Art] Figure 5 shows a conventional pulse in which an input pulse with a duty of 1:1 is divided into pulses with a frequency of 1/(2n+1) and a duty of n:(n+1).
FIG. 2 is a diagram showing an all-digital duty conversion circuit that converts pulses into pulses with a duty ratio of 1:1.
ここではｎ＝１の場合の例について説明する。
第６図はｎ＝１の場合のデユーテイ変換回路の動
作波形図である。図において、入力端子１に第６
図ａのような高レベル期間と低レベル期間との比
が１：１（以後デユーテイが１：１と表記する）
の入力パルスが入力され、この入力パルスａは
１／（2n＋１）分周回路２の入力端子Ｔ１およ
びインバータ３に与えられる。１／（2n＋１）
分周回路２は入力パルスａを1/3分周して、第６
図ｂのようなデユーテイが１：２で入力パルスａ
の正のリーデイングエツジに同期したパルスを出
力端子Ｑ１から出力し、このパルスｂはシフトレ
ジスタ５のデータ端子ＤおよびOR回路６の一方
の入力側に与えられる。インバータ３は入力パル
スａを反転し、このインバータ３出力はシフトレ
ジスタ５のクロツク端子Ｔ２に与えられる。シフ
トレジスタ５は１／（2n＋１）分周回路２出力
を入力パルスａの負のリーデイングエツジに同期
してこの入力パルスａの１クロツク分だけシフト
させ、出力端子Ｑ２から第６図ｅのようなパルス
を出力し、このパルスｅはOR回路６の他方の入
力側に与えられる。OR回路６は１／（2n＋１）
分周回路２出力とシフトレジスタ５出力との論理
積をとつて、第６図ｆのような、周波数が入力パ
ルスａの周波数の1/3でデユーテイが１：１のパ
ルスを出力端子７に出力する。 Here, an example where n=1 will be explained.
FIG. 6 is an operational waveform diagram of the duty conversion circuit when n=1. In the figure, input terminal 1 has a sixth
The ratio of the high level period to the low level period as shown in figure a is 1:1 (hereinafter referred to as duty 1:1)
This input pulse a is applied to the input terminal T1 of the 1/(2n+1) frequency divider circuit 2 and the inverter 3. 1/(2n+1)
The frequency divider circuit 2 divides the frequency of the input pulse a by 1/3 and
Input pulse a with duty 1:2 as shown in figure b
A pulse synchronized with the positive leading edge of is outputted from the output terminal Q1, and this pulse b is applied to the data terminal D of the shift register 5 and one input side of the OR circuit 6. The inverter 3 inverts the input pulse a, and the output of the inverter 3 is applied to the clock terminal T2 of the shift register 5. The shift register 5 shifts the output of the 1/(2n+1) frequency divider circuit 2 by one clock of the input pulse a in synchronization with the negative leading edge of the input pulse a, and outputs the output from the output terminal Q2 as shown in FIG. 6e. A pulse is output, and this pulse e is applied to the other input side of the OR circuit 6. OR circuit 6 is 1/(2n+1)
By calculating the AND of the output of the frequency divider circuit 2 and the output of the shift register 5, a pulse with a frequency of 1/3 of the frequency of the input pulse a and a duty of 1:1 is sent to the output terminal 7 as shown in Figure 6 f. Output.
［発明が解決しようとする問題点］
従来のデユーテイ変換回路は以上のように構成
されているので、シフトレジスタ５は少なくとも
入力パルスａの１周期の半分の期間以内にデータ
のセツトアツプを完了することが必要で、仮にシ
フトレジスタ５の前段に入力パルスａのリーデイ
ングエツジでトリガされるシフトレジスタを設
け、これで１／（2n＋１）分周回路２出力を受
けたとしても、このシフトレジスタの遅延時間と
シフトレジスタ５のセツトアツプ時間が必要で、
入力パルスａの周波数が高い場合デユーテイ変換
回路が誤動作するなどの問題点があつた。[Problems to be Solved by the Invention] Since the conventional duty conversion circuit is configured as described above, the shift register 5 can complete data setup within at least half of one cycle of the input pulse a. Even if a shift register triggered by the leading edge of the input pulse a is provided before the shift register 5 and receives the output of the 1/(2n+1) frequency dividing circuit 2, the delay time of this shift register is and setup time for shift register 5.
There were problems such as malfunction of the duty conversion circuit when the frequency of the input pulse a was high.
この発明は上記のような問題点を解消するため
になされたもので、高い周波数でデユーテイが
１：１の入力パルスを周波数が１／（2n＋１）
でデユーテイがｎ：（ｎ＋１）のパルスに分周し
たパルスを、誤動作を起こすことなくデユーテイ
が１：１のパルスに変換できるデユーテイ変換回
路を得ることを目的とする。 This invention was made to solve the above-mentioned problems, and the input pulse with a high frequency and duty of 1:1 is converted into a high frequency input pulse with a frequency of 1/(2n+1).
The present invention aims to provide a duty conversion circuit capable of converting a pulse frequency-divided into pulses with a duty of n:(n+1) into pulses with a duty of 1:1 without causing malfunction.
［問題点を解決するための手段］
この発明に係るデユーテイ変換回路は、１／
（2n＋１）分周回路により、デユーテイが１：１
の入力パルスを周波数が１／（2n＋１）でデユ
ーテイがｎ：（ｎ＋１）のパルスに分周し、イン
バータにより入力パルスを反転し、AND回路に
より、１／（2n＋１）分周回路出力とインバー
タ出力との論理積をとり、シフトレジスタによ
り、１／（2n＋１）分周回路出力を入力パルス
の正のリーデイングエツジに同期してこの入力パ
ルスの１周期の期間だけシフトさせ、かつAND
回路出力をこのシフトレジスタのセツトまたはリ
セツト端子に入力するようにしたものである。[Means for solving the problem] The duty conversion circuit according to the present invention has a
Due to the (2n+1) frequency divider circuit, the duty is 1:1.
The input pulse is divided into pulses with a frequency of 1/(2n+1) and a duty of n:(n+1), the input pulse is inverted by an inverter, and the AND circuit outputs the 1/(2n+1) frequency divider circuit output and the inverter output. , and use a shift register to shift the output of the 1/(2n+1) frequency divider circuit by the period of one period of this input pulse in synchronization with the positive leading edge of the input pulse, and AND
The circuit output is input to the set or reset terminal of this shift register.
［作用］
この発明においては、１／（2n＋１）分周回
路出力をシフトレジスタのデータ端子Ｄに入力し
て、この出力を入力パルスの正のリーデイングエ
ツジに同期してこの入力パルスの１周期の期間だ
けシフトさせ、かつ１／（2n＋１）分周回路出
力と入力パルスを反転したパルスとの論理積をシ
フトレジスタのセツトまたはリセツト端子に入力
して、シフトレジスタのセツトまたはリセツトを
行なう。このため、シフトレジスタのセツトまた
はリセツトに対して、１／（2n＋１）分周回路
における遅延量はこの入力パルスの１周期の半分
の期間だけ許容される。[Operation] In this invention, the output of the 1/(2n+1) frequency dividing circuit is input to the data terminal D of the shift register, and this output is synchronized with the positive leading edge of the input pulse for one cycle of the input pulse. The shift register is set or reset by shifting the pulse by a certain period and inputting the AND of the output of the 1/(2n+1) frequency dividing circuit and the pulse obtained by inverting the input pulse to the set or reset terminal of the shift register. Therefore, for setting or resetting the shift register, the delay amount in the 1/(2n+1) frequency dividing circuit is allowed for only half of one period of this input pulse.
［実施例］
以下、この発明の実施例を図について説明す
る。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings.
第１図は、この発明の一実施例であるデユーテ
イ変換回路を示す図であり、第２図はこの回路の
動作波形図である。図において、入力端子１に第
２図ａのようなデユーテイが１：１の入力パルス
が入力され、この入力パルスａは1/3分周回路２
０の入力端子Ｔ１、インバータ３およびシフトレ
ジスタ５のクロツク端子Ｔ２に与えられる。1/3
分周回路２０は入力パルスａを1/3分周して、第
２図ｂのようなデユーテイが１：２で入力パルス
ａの正のリーデイングエツジに同期したパルスを
出力端子Ｑ１から出力し、このパルスｂはシフト
レジスタ５のデータ端子ＤおよびOR回路４の一
方の入力側に与えられる。一方、入力パルスａは
インバータ３で反転され、このインバータ３出力
はAND回路４の他方の入力側に与えられる。
AND回路４は1/3分周回路２０出力とインバータ
３出力との論理積をとり、第２図ｃのようなパル
スを出力し、このパルスｃはシフトレジスタ５の
セツト端子Ｓに与えられる。シフトレジスタ５は
１／３分周回路２０出力を入力パルスａの正のリー
デイングエツジに同期してこの入力パルスａの１
周期の期間だけシフトさせるが、このときシフト
レジスタ５のセツト端子ＳにはAND回路４出力
が与えられているので、シフトレジスタ５の出力
端子Ｑ２から第２図ｄのような、周波数が入力パ
ルスａの周波数の1/3でデユーテイが１：１のパ
ルスが出力端子７に出力される。 FIG. 1 is a diagram showing a duty conversion circuit which is an embodiment of the present invention, and FIG. 2 is an operational waveform diagram of this circuit. In the figure, an input pulse with a duty of 1:1 as shown in Figure 2 a is input to the input terminal 1, and this input pulse a is input to the 1/3 frequency divider circuit 2.
0 input terminal T1, the inverter 3 and the clock terminal T2 of the shift register 5. 1/3
The frequency dividing circuit 20 divides the frequency of the input pulse a by 1/3 and outputs a pulse synchronized with the positive leading edge of the input pulse a with a duty of 1:2 as shown in FIG. 2b from the output terminal Q1, This pulse b is applied to the data terminal D of the shift register 5 and one input side of the OR circuit 4. On the other hand, input pulse a is inverted by inverter 3, and the output of this inverter 3 is applied to the other input side of AND circuit 4.
The AND circuit 4 performs a logical product of the output of the 1/3 frequency divider circuit 20 and the output of the inverter 3, and outputs a pulse as shown in FIG. The shift register 5 synchronizes the output of the 1/3 frequency divider circuit 20 with the positive leading edge of the input pulse a.
At this time, the output of the AND circuit 4 is given to the set terminal S of the shift register 5, so that the frequency is changed from the output terminal Q2 of the shift register 5 to the input pulse as shown in Fig. 2d. A pulse with a duty of 1:1 and a frequency of 1/3 is output to the output terminal 7.
ここで、シフトレジスタ５のセツト端子Ｓに与
えられるパルスｃと、シフトレジスタ５のクロツ
ク端子Ｔ２に与えられる入力パルスａとの間では
時刻ｔ３においてレースが生じるが、この場合セ
ツト解除タイミングと入力パルスａの正のリーデ
イングエツジのタイミングとが前後逆になつても
シフトレジスタ５出力はＨレベルでありノイズは
生じない。また、1/3分周回路２０における遅延
量が大きくなつてパルスｂの高レベル期間が（t1
−t3）から（t2−t4）まで遅れた場合、時刻ｔ４
においてハザードが発生するが、この場合もシフ
トレジスタ５の保持データに変化はなく、パルス
ｄにおいて誤動作を生じることはない。 Here, a race occurs at time t3 between the pulse c applied to the set terminal S of the shift register 5 and the input pulse a applied to the clock terminal T2 of the shift register 5, but in this case, the set release timing and the input pulse Even if the timing of the positive leading edge of a is reversed, the output of the shift register 5 is at H level and no noise is generated. In addition, the amount of delay in the 1/3 frequency divider circuit 20 increases, and the high level period of pulse b becomes (t1
-t3) to (t2-t4), time t4
Although a hazard occurs in this case, there is no change in the data held in the shift register 5, and no malfunction occurs in the pulse d.
第３図は、この発明の他の実施例であるデユー
テイ変換回路を示す図であり、第４図はこの回路
の動作波形図である。第１図のデユーテイ変換回
路ではシフトレジスタ５をセツト端子Ｓによりコ
ントロールしたが、この実施例ではシフトレジス
タ５′をリセツト端子Ｒによりコントロールして
いる。入力端子１に第４図ａのようなデユーテイ
が１：１の入力パルスが入力され、この入力パル
スａは1/3分周回路２０の入力端子Ｔ１、インバ
ータ３およびシフトレジスタ５′のクロツク端子
Ｔ２に与えられる。1/3分周回路２０は入力パル
スａを1/3分周して、第２図ｂのような、デユー
テイが１：２で入力パルスａの正のリーデイング
エツジに同期したパルスを出力端子Ｑ１から出力
し、また第２図ｇのような、デユーテイが２：１
で入力パルスａの正のリーデイングエツジに同期
したパルスを出力端子１から出力する。そして
パルスｂはAND回路４の一方の入力側に与えら
れ、パルスｇはシフトレジスタ５′のデータ端子
Ｄに与えられる。一方、入力パルスａはインバー
タ３で反転され、このインバータ３出力はAND
回路４の他方の入力側に与えられる。AND回路
４はパルスｂとインバータ３出力との論理積をと
り、第４図ｃのようなパルスを出力し、このパル
スｃはシフトレジスタ５′のリセツト端子Ｒに与
えられる。シフトレジスタ５′はパルスｇを入力
パルスａの正のリーデイングエツジに同期してこ
の入力パルスａの１周期の期間だけシフトさせる
が、このときシフトレジスタ５′のリセツト端子
ＲにはAND回路４出力が与えられているので、
シフトレジスタ５′の出力端子Ｑ２から第４図ｉ
のような、周波数が入力パルスａの周波数の1/3
でデユーテイが１：１のパルスが出力端子７に出
力される。 FIG. 3 is a diagram showing a duty conversion circuit according to another embodiment of the present invention, and FIG. 4 is an operational waveform diagram of this circuit. In the duty conversion circuit of FIG. 1, the shift register 5 is controlled by the set terminal S, but in this embodiment, the shift register 5' is controlled by the reset terminal R. An input pulse with a duty of 1:1 as shown in FIG. given to T2. The 1/3 frequency divider circuit 20 divides the frequency of the input pulse a by 1/3 and outputs a pulse synchronized with the positive leading edge of the input pulse a with a duty of 1:2 as shown in FIG. 2b at the output terminal Q1. and the duty is 2:1 as shown in Figure 2g.
A pulse synchronized with the positive leading edge of input pulse a is output from output terminal 1. The pulse b is applied to one input side of the AND circuit 4, and the pulse g is applied to the data terminal D of the shift register 5'. On the other hand, input pulse a is inverted by inverter 3, and the output of this inverter 3 is AND
It is applied to the other input side of the circuit 4. The AND circuit 4 takes the logical product of the pulse b and the output of the inverter 3, and outputs a pulse as shown in FIG. 4c, and this pulse c is applied to the reset terminal R of the shift register 5'. The shift register 5' shifts the pulse g by one period of the input pulse a in synchronization with the positive leading edge of the input pulse a, but at this time, the reset terminal R of the shift register 5' is connected to the output of the AND circuit 4. is given, so
From output terminal Q2 of shift register 5' to Fig. 4i
The frequency is 1/3 of the frequency of input pulse a, such as
A pulse with a duty of 1:1 is output to the output terminal 7.
なお、上記実施例では、分周回路として1/3分
周回路を用いる場合について示したが、この1/3
分周回路の代わりに１／（2n＋１）（このなお書
ではｎ＝１を除く）分周回路を用いてもよく、こ
の場合には、デユーテイが１：１の入力パルスを
周波数が１／（2n＋１）でデユーテイがｎ：（ｎ
＋１）に分周したパルスを、デユーテイが１：１
のパルスに変換することができる。 In addition, in the above embodiment, the case where a 1/3 frequency dividing circuit is used as the frequency dividing circuit is shown, but this 1/3
Instead of a frequency divider circuit, a 1/(2n+1) (excluding n=1 in this manuscript) frequency divider circuit may be used. In this case, an input pulse with a duty of 1:1 is converted into a frequency of 1/(2n+1). 2n+1) and the duty is n:(n
+1), the duty is 1:1.
can be converted into pulses.
また、上記実施例では、シフトレジスタやゲー
トは高レベル動作型のものについて示したが、シ
フトレジスタやゲートは低レベル動作型のもので
もよく、この場合論理が正しくなるように反転素
子などを加えたものでもよい。 Furthermore, in the above embodiments, the shift registers and gates are of the high-level operation type, but the shift registers and gates may also be of the low-level operation type, in which case an inverting element or the like may be added to ensure the logic is correct. It may also be something you have.
また、上記実施例では、1/3分周回路２０の正
転出力やその反転出力をそのままシフトレジスタ
５や５′に与える場合について示したが、1/3分周
回路２０における遅延量が大きい場合には、この
遅延を補正するように、1/3分周回路２０の後段
に、入力パルスａのリーデイングエツジに同期し
てこの1/3分周回路２０出力をシフトさせる別の
シフトレジスタを１段設けてもよく、この場合の
遅延はシフトレジスタ５や５′の１個分のみを考
慮すればよい。 Furthermore, in the above embodiment, a case is shown in which the normal output of the 1/3 frequency divider circuit 20 and its inverted output are directly applied to the shift registers 5 and 5', but the amount of delay in the 1/3 frequency divider circuit 20 is large. In this case, in order to compensate for this delay, another shift register is provided after the 1/3 frequency divider circuit 20 to shift the output of the 1/3 frequency divider circuit 20 in synchronization with the leading edge of the input pulse a. One stage may be provided, and in this case, it is only necessary to consider the delay for one shift register 5 or 5'.
［発明の効果］
以上のようにこの発明によれば、１／（2n＋
１）分周回路により、デユーテイが１：１の入力
パルスを周波数が１／（2n＋１）でデユーテイ
がｎ：（ｎ＋１）のパルスに分周し、インバータ
により入力パルスを反転し、AND回路により、
１／（2n＋１）分周回路出力とインバータ出力
との論理積をとり、シフトレジスタにより、１／
（2n＋１）分周回路出力を、入力パルスの正のリ
ーデイングエツジに同期してこの入力パルスの１
周期の期間だけシフトさせ、かつAND回路出力
によりこのシフトレジスタのセツトまたはリセツ
トを行なうようにしたので、シフトレジスタのセ
ツトまたはリセツトに対して、１／（2n＋１）
分周回路における遅延量を入力パルスの１周期の
半分の期間まで許容でき、デユーテイ１：１の入
力パルスの周波数が高い場合において、この入力
パルスを周波数が１／（2n＋１）でデユーテイ
がｎ：（ｎ＋１）のパルスに分周したパルスを、
誤動作を起こすことなくデユーテイが１：１のパ
ルスに変換することができる。[Effect of the invention] As described above, according to this invention, 1/(2n+
1) A frequency divider circuit divides an input pulse with a duty of 1:1 into pulses with a frequency of 1/(2n+1) and a duty of n:(n+1), an inverter inverts the input pulse, and an AND circuit:
The output of the 1/(2n+1) frequency divider circuit and the inverter output are ANDed, and the shift register is used to convert the output to 1/(2n+1).
(2n+1) frequency divider circuit output to 1 of this input pulse in synchronization with the positive leading edge of the input pulse.
Since the shift register is shifted by the period of the cycle and the shift register is set or reset by the output of the AND circuit, the shift register is set or reset by 1/(2n+1).
In the case where the delay amount in the frequency divider circuit can be tolerated up to half the period of one cycle of the input pulse, and the frequency of the input pulse with a duty of 1:1 is high, this input pulse has a frequency of 1/(2n+1) and a duty of n: The pulse whose frequency is divided into (n+1) pulses is
It can be converted into a pulse with a duty ratio of 1:1 without causing malfunction.
第１図は、この発明の一実施例であるデユーテ
イ変換回路を示す図である。第２図は、第１図の
回路（ｎ＝１の場合）の動作波形図である。第３
図は、この発明の他の実施例であるデユーテイ変
換回路を示す図である。第４図は、第３図の回路
の動作波形図である。第５図は、従来の全デジタ
ル式のデユーテイ変換回路を示す図である。第６
図は、第５図の回路の動作波形図である。
図において、２は１／（2n＋１）分周回路、
２０は1/3分周回路、３はインバータ、４はAND
回路、５，５′はシフトレジスタ、６はOR回路
である。なお、各図中同一符号は同一または相当
部分を示す。
FIG. 1 is a diagram showing a duty conversion circuit which is an embodiment of the present invention. FIG. 2 is an operational waveform diagram of the circuit of FIG. 1 (in the case of n=1). Third
The figure shows a duty conversion circuit according to another embodiment of the invention. FIG. 4 is an operational waveform diagram of the circuit of FIG. 3. FIG. 5 is a diagram showing a conventional all-digital duty conversion circuit. 6th
The figure is an operational waveform diagram of the circuit of FIG. 5. In the figure, 2 is a 1/(2n+1) frequency divider circuit,
20 is a 1/3 frequency divider circuit, 3 is an inverter, 4 is an AND
The circuits 5 and 5' are shift registers, and 6 is an OR circuit. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
が１／（2n＋１）（ｎは自然数）でデユーテイが
ｎ：（ｎ＋１）のパルスに分周する１／（2n＋
１）分周回路と、 前記入力パルスを反転するインバータと、 前記１／（2n＋１）分周出力と前記インバー
タ出力との論理積をとるAND回路と、 前記AND回路出力をセツトまたはリセツト入
力に持ち、前記１／（2n＋１）分周回路出力を、
前記入力パルスの正のリーデイングエツジに同期
して該入力パルスの１周期の期間だけシフトさせ
るシフトレジスタとを備えたデユーテイ変換回
路。 ２ 前記AND回路は、前記１／（2n＋１）分周
回路の正転出力と前記インバータ出力との論理積
をとり、該AND回路出力は前記シフトレジスタ
のセツト端子に与えられ、 前記１／（2n＋１）分周回路の正転出力は前
記シフトレジスタのデータ端子に与えられる特許
請求の範囲第１項記載のデユーテイ変換回路。 ３ 前記AND回路は、前記１／（2n＋１）分周
回路の正転出力と前記インバータ出力との論理積
をとり、該AND回路出力は前記シフトレジスタ
のリセツト端子に与えられ、 前記１／（2n＋１）分周回路の反転出力は前
記シフトレジスタのデータ端子に与えられる特許
請求の範囲第１項記載のデユーテイ変換回路。 ４ さらに、前記１／（2n＋１）分周回路の後
段に、該１／（2n＋１）分周回路出力の前記入
力パルスの正のリーデイングエツジに対する遅延
を補正するよう、該１／（2n＋１）分周回路出
力をシフトさせる別のシフトレジスタを備えた特
許請求の範囲第３項または第４項記載のデユーテ
イ変換回路。[Claims] 1 An input pulse with a duty of 1:1 is divided into pulses with a frequency of 1/(2n+1) (n is a natural number) and a duty of n:(n+1).
1) A frequency dividing circuit, an inverter that inverts the input pulse, an AND circuit that takes the logical product of the 1/(2n+1) frequency-divided output and the inverter output, and has the AND circuit output as a set or reset input. , the output of the 1/(2n+1) frequency dividing circuit,
and a shift register that shifts the input pulse by one period in synchronization with a positive leading edge of the input pulse. 2. The AND circuit performs a logical product of the normal output of the 1/(2n+1) frequency dividing circuit and the inverter output, and the AND circuit output is given to the set terminal of the shift register, and the 1/(2n+1) 2. The duty conversion circuit according to claim 1, wherein the non-inverting output of the frequency dividing circuit is applied to the data terminal of the shift register. 3. The AND circuit performs a logical product of the normal output of the 1/(2n+1) frequency dividing circuit and the inverter output, and the AND circuit output is given to the reset terminal of the shift register, and the 1/(2n+1) 2. The duty conversion circuit according to claim 1, wherein the inverted output of the frequency divider circuit is applied to the data terminal of the shift register. 4 Furthermore, at the subsequent stage of the 1/(2n+1) frequency dividing circuit, the 1/(2n+1) frequency dividing circuit is arranged to compensate for the delay of the output of the 1/(2n+1) frequency dividing circuit with respect to the positive leading edge of the input pulse. 5. The duty conversion circuit according to claim 3, further comprising another shift register for shifting the circuit output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131386A JPS62265815A (en) | 1986-05-13 | 1986-05-13 | Duty conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131386A JPS62265815A (en) | 1986-05-13 | 1986-05-13 | Duty conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62265815A JPS62265815A (en) | 1987-11-18 |
| JPH052016B2 true JPH052016B2 (en) | 1993-01-11 |
Family
ID=14558056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131386A Granted JPS62265815A (en) | 1986-05-13 | 1986-05-13 | Duty conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62265815A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0523632U (en) * | 1991-09-04 | 1993-03-26 | 沖電気工業株式会社 | 1/3 frequency divider |
| JP2005223829A (en) | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | Fractional frequency divider circuit and data transmission apparatus using the same |
| US6961403B1 (en) * | 2004-05-28 | 2005-11-01 | International Business Machines Corporation | Programmable frequency divider with symmetrical output |
| JP4724506B2 (en) * | 2005-09-09 | 2011-07-13 | パナソニック株式会社 | Integer divider circuit |
-
1986
- 1986-05-13 JP JP11131386A patent/JPS62265815A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62265815A (en) | 1987-11-18 |
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