JPH0523632U - 1/3 frequency divider - Google Patents
1/3 frequency dividerInfo
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- JPH0523632U JPH0523632U JP7049091U JP7049091U JPH0523632U JP H0523632 U JPH0523632 U JP H0523632U JP 7049091 U JP7049091 U JP 7049091U JP 7049091 U JP7049091 U JP 7049091U JP H0523632 U JPH0523632 U JP H0523632U
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Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 ３分の１分周回路の出力信号のデューティー
比が１：１になるようにして、出力パルス幅を広くす
る。
【構成】 第１のＪ−Ｋフリップフロップ１と第２のＪ
−Ｋフリップフロップ２のクロック入力に周期Ｔの入力
信号Ａを与えると、第２のＪ−Ｋフリップフロップ２の
Ｑ出力である信号Ｃのデューティー比はＴ：２Ｔにな
る。この出力と入力信号Ａを反転した信号ＤをＤフリッ
プフロップ３に入力すると、その出力は信号ＣをＴ／２
ずらせた信号Ｅになる。信号Ｃと信号Ｅを２入力ＯＲゲ
ート５に入力し、その出力信号のデューティー比は３Ｔ
／２：３Ｔ／２（＝１：１）になる。
(57) [Abstract] [Purpose] To widen the output pulse width by making the duty ratio of the output signal of the 1/3 frequency divider circuit 1: 1. [Structure] First JK flip-flop 1 and second JK
When the input signal A of the period T is given to the clock input of the -K flip-flop 2, the duty ratio of the signal C which is the Q output of the second J-K flip-flop 2 becomes T: 2T. When this output and a signal D obtained by inverting the input signal A are input to the D flip-flop 3, the output thereof is the signal C by T / 2.
It becomes the shifted signal E. The signal C and the signal E are input to the 2-input OR gate 5, and the duty ratio of the output signal is 3T.
/ 2: 3T / 2 (= 1: 1).
Description
【０００１】[0001]
本考案は、３分の１分周回路に関するものである。 The present invention relates to a third frequency divider circuit.
【０００２】[0002]
図３は従来の３分の１分周回路を示す回路図、図４はその動作タイムチャート である。 図３において１１は第１のＪ−Ｋフリップ・フロップ、１２は第２のＪ−Ｋフ リップ・フロップで、第１のＪ−Ｋフリップ・フロップ１１のＪ入力には第２の Ｊ−Ｋフリップ・フロップ１２のＱＮ出力が接続され、第１のＪ−Ｋフリップ・ フロップ１１のＱ出力が第２のＪ−Ｋフリップ・フロップ１２のＪ入力に接続さ れ、第２のＪ−Ｋフリップ・フロップ１２のＱ出力が出力端子に接続されている 。また、Ｋ入力には常時論理レベル“１”の信号が入力されている。第１，第２ のＪ−Ｋフリップ・フロップ１１，１２はクロック入力（ＣＬＯＣＫ）に入力さ れるクロック信号の立ち上がりで出力信号が変化する。 FIG. 3 is a circuit diagram showing a conventional 1/3 frequency dividing circuit, and FIG. 4 is an operation time chart thereof. In FIG. 3, 11 is a first JK flip-flop, 12 is a second JK flip-flop, and the second JK is input to the J input of the first JK flip-flop 11. The QN output of the flip-flop 12 is connected, the Q output of the first JK flip-flop 11 is connected to the J input of the second JK flip-flop 12, and the second JK flip-flop is connected. -The Q output of the flop 12 is connected to the output terminal. A signal of logic level "1" is always input to the K input. The output signals of the first and second JK flip-flops 11 and 12 change at the rising edge of the clock signal input to the clock input (CLOCK).
【０００３】 この３分の１分周回路の第１及び第２のＪ−Ｋフリップ・フロップ１１，１２ の入力に図４のタイムチャートに示すごとく周期Ｔのクロック信号Ｇを入力する と、第２のＪ−Ｋフリップ・フロップ１２の出力信号Ｉは論理レベル“１”と“ ０”の比がＴ：２Ｔの周期となる。したがって、この３分の１分周回路はデュー ティー比が１：２の３分の１分周回路となる。また、第２のＪ−Ｋフリップ・フ ロップ１２のＱＮ出力を３分の１分周回路の出力とすれば、この３分の１分周回 路はデューティー比が２：１の３分の１分周回路となる。When a clock signal G having a period T is input to the inputs of the first and second JK flip-flops 11 and 12 of the 1/3 frequency divider circuit as shown in the time chart of FIG. The output signal I of the JK flip-flop 12 of No. 2 has a period of T: 2T where the ratio between the logic levels "1" and "0". Therefore, this one-third frequency dividing circuit is a one-third frequency dividing circuit with a duty ratio of 1: 2. If the QN output of the second JK flip-flop 12 is used as the output of the 1/3 frequency divider circuit, this 1/3 frequency divider circuit has a duty ratio of 1/3. It becomes a frequency dividing circuit.
【０００４】[0004]
しかしながら、上記従来の３分の１分周回路では、入力クロック信号の周波数 が高くなると、３分の１分周回路の出力パルス幅も狭くなるという問題点があっ た。したがって、例えば、この３分の１分周回路の次段にこの出力パルスを入力 とする回路を接続した場合、次段の回路の入力パルス幅の規格を満足しなくなる という問題点があった。 However, the above-mentioned conventional 1/3 frequency divider circuit has a problem that the output pulse width of the 1/3 frequency divider circuit becomes narrower as the frequency of the input clock signal becomes higher. Therefore, for example, when a circuit that receives the output pulse is connected to the next stage of the one-third frequency dividing circuit, there is a problem that the standard of the input pulse width of the circuit of the next stage is not satisfied.
【０００５】 本考案は、以上述べた３分の１分周回路の出力パルス幅が狭くなり、次段の回 路の入力パルス幅の規格を満足しないという問題点を除去するため、デューティ ー比が１：１となるように３分の１分周回路の出力パルス幅を広くした３分の１ 分周回路を提供することを目的とする。The present invention eliminates the above-mentioned problem that the output pulse width of the 1/3 frequency divider circuit becomes narrow and does not satisfy the standard of the input pulse width of the circuit at the next stage. It is an object of the present invention to provide a 1/3 frequency divider circuit in which the output pulse width of the 1/3 frequency divider circuit is widened so that
【０００６】[0006]
前記問題点を解決するために、本考案は、第１，第２のＪ−Ｋフリップ・フロ ップ２段で構成され、入力信号の周期をＴとすると、出力信号のデューティー比 がＴ：２Ｔ、または２Ｔ：Ｔの関係にある３分の１分周回路において、入力信号 を反転する手段と、第１または第２のＪ−Ｋフリップ・フロップの出力がＤ入力 に接続され、入力信号を反転する手段の出力がクロック入力に接続されたＤ・フ リップフロップと、第１または第２のＪ−Ｋフリップ・フロップの出力とＤ・フ リップフロップの出力とが入力に接続された２入力ＯＲゲートとを設け、入力信 号のデューティー比がＭ：Ｎの場合の出力信号のデューティー比が（２Ｍ＋Ｎ） ：（Ｍ＋２Ｎ）となるようにした。 In order to solve the above-mentioned problems, the present invention comprises two stages of the first and second JK flip-flops, where the cycle of the input signal is T, and the duty ratio of the output signal is T: In a 1/3 frequency divider circuit having a relationship of 2T or 2T: T, means for inverting the input signal and the output of the first or second JK flip-flop are connected to the D input, and the input signal A D flip-flop whose output is connected to the clock input, and an output of the first or second JK flip-flop and an output of the D flip-flop connected to the input An input OR gate is provided so that the duty ratio of the output signal is (2M + N) :( M + 2N) when the duty ratio of the input signal is M: N.
【０００７】[0007]
本考案によれば、以上のように３分の１分周回路を構成したので、第１または 第２のＪ−Ｋフリップ・フロップの出力より（Ｍ／Ｍ＋Ｎ）Ｔだけタイミングの ずれた信号がＤ・フリップ・フロップの出力から得られる。そして、２入力ＯＲ ゲートの出力、すなわち３分の１分周回路の出力は論理レベル“１”と“０”の 期間が各々（２Ｍ＋Ｎ／Ｍ＋Ｎ）Ｔ，（Ｍ＋２Ｎ／Ｍ＋Ｎ）Ｔとなる。 According to the present invention, since the 1/3 frequency divider circuit is configured as described above, a signal whose timing is shifted by (M / M + N) T from the output of the first or second JK flip-flop is provided. Obtained from the output of the D flip-flop. The output of the 2-input OR gate, that is, the output of the 1/3 frequency divider circuit is (2M + N / M + N) T and (M + 2N / M + N) T during the periods of logic levels "1" and "0", respectively.
【０００８】[0008]
以下、本考案の実施例について図面を参照しながら詳細に説明する。 図１は本考案の実施例に係る３分の１分周回路示す回路図、図２はその動作タ イムチャートである。 図１において１は第１のＪ−Ｋフリップ・フロップ、２は第２のＪ−Ｋフリッ プ・フロップで、第１のＪ−Ｋフリップ・フロップ１のＪ入力には第２のＪ−Ｋ フリップ・フロップ２のＱＮ出力が接続され、第１のＪ−Ｋフリップ・フロップ １のＱ出力が第２のＪ−Ｋフリップ・フロップ２のＪ入力に接続されている。ま た、Ｋ入力には常時論理レベル“１”の信号が入力されている。第１，第２のＪ −Ｋフリップ・フロップ１，２はクロック入力（ＣＬＯＣＫ）に入力されるクロ ック信号の立ち上がりで出力が変化する。すなわち、ここまでの構成は前記従来 の３分の１分周回路と同一である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing a third frequency divider circuit according to an embodiment of the present invention, and FIG. 2 is an operation time chart thereof. In FIG. 1, 1 is a first JK flip-flop, 2 is a second JK flip-flop, and the second JK is input to the J input of the first JK flip-flop 1. The QN output of flip-flop 2 is connected and the Q output of the first JK flip-flop 1 is connected to the J input of the second JK flip-flop 2. Further, a signal of logic level "1" is always input to the K input. The outputs of the first and second J-K flip-flops 1 and 2 change at the rising edge of the clock signal input to the clock input (CLOCK). That is, the configuration up to this point is the same as that of the conventional 1/3 frequency dividing circuit.
【０００９】 本考案の実施例においては、従来の３分の１分周回路の出力に相当する第２の Ｊ−Ｋフリップ・フロップ２のＱ出力をＤ・フリップ・フロップ３のＤ入力に接 続し、入力クロック信号Ａをインバータ４により反転して逆相のクロック信号Ｄ を作成し、Ｄ・フリップ・フロップ３のクロック入力（ＣＬＯＣＫ）に接続して いる。さらに、第２のＪ−Ｋフリップ・フロップ２のＱ出力とＤ・フリップ・フ ロップ３のＱ出力とを２入力ＯＲゲート５に入力している。In the embodiment of the present invention, the Q output of the second JK flip-flop 2 corresponding to the output of the conventional 1/3 frequency divider circuit is connected to the D input of the D flip-flop 3. Then, the input clock signal A is inverted by the inverter 4 to generate the clock signal D 1 of the opposite phase, which is connected to the clock input (CLOCK) of the D flip-flop 3. Further, the Q output of the second JK flip-flop 2 and the Q output of the D flip-flop 3 are input to the 2-input OR gate 5.
【００１０】 この３分の１分周回路では図２に示すように、第２のＪ−Ｋフリップ・フロッ プ２の出力ＣよりＴ／２だけタイミングのずれた信号ＥがＤ・フリップ・フロッ プ３のＱ出力から得られる。そして、Ｄ・フリップ・フロップ３のＤ入力の信号 Ｃと、Ｄ・フリップ・フロップ３のＱ出力の信号Ｅを入力とする２入力ＯＲゲー ト５の出力Ｆは論理レベル“１”と“０”の期間が各々３／２Ｔとなる。したが って、入力クロック信号Ａが１：１のデューティー比を有するものであれば、本 実施例の３分の１分周回路から１：１のデューティー比を有する出力信号が得ら れる。また、入力クロック信号Ａのデューティー比がＭ：Ｎの場合においても、 出力Ｆのデューティー比は（２Ｍ＋Ｎ）：（Ｍ＋２Ｎ）となり、従来の３分の１ 分周回路の出力Ｉのデューティー比（Ｍ＋Ｎ）：（２Ｍ＋２Ｎ）と比べ最小パル ス幅が広くなる。In this one-third frequency dividing circuit, as shown in FIG. 2, a signal E whose timing is shifted from the output C of the second JK flip-flop 2 by T / 2 is output to the D flip-flop. It is obtained from the Q output of P3. Then, the output F of the 2-input OR gate 5, which receives the signal C of the D input of the D flip-flop 3 and the signal E of the Q output of the D flip-flop 3, as logic levels "1" and "0". The period of "is 3 / 2T. Therefore, if the input clock signal A has a duty ratio of 1: 1, an output signal having a duty ratio of 1: 1 can be obtained from the 1/3 frequency divider circuit of this embodiment. Even when the duty ratio of the input clock signal A is M: N, the duty ratio of the output F is (2M + N) :( M + 2N), and the duty ratio (M + N) of the output I of the conventional 1/3 frequency divider circuit (M + N). ): The minimum pulse width becomes wider than (2M + 2N).
【００１１】 なお、Ｄ・フリップ・フロップ３のＤ入力には第１，第２のＪ−Ｋフリップ・ フロップ１，２のＱ出力，ＱＮ出力のいずれを与えてもよく、第１，第２のＪ− Ｋフリップ・フロップ１，２のクロック入力とＤ・フリップ・フロップ３のクロ ック入力の位相が逆相の関係にあれば、同様の効果が得られる。 また、第２のＪ−Ｋフリップ・フロップ２の出力をＤ・フリップ・フロップ３ のＤ入力に接続する代わりに、第２のＪ−Ｋフリップ・フロップ２の出力及びそ れを反転した出力をＪ−Ｋフリップ・フロップのＪ入力及びＫ入力に接続しても 同じ動作となる。The D input of the D flip-flop 3 may be supplied with either the Q output or the QN output of the first and second JK flip-flops 1, 2. If the phases of the clock inputs of the J-K flip-flops 1 and 2 and the clock input of the D-flip-flop 3 are in the opposite phase, the same effect can be obtained. Also, instead of connecting the output of the second JK flip-flop 2 to the D input of the D flip-flop 3, the output of the second JK flip-flop 2 and its inverted output are used. The same operation can be achieved by connecting to the J and K inputs of the JK flip-flop.
【００１２】 その他、本考案の趣旨に基づき種々の変形が可能であり、それらを本考案の範 囲から排除するものではない。In addition, various modifications are possible based on the spirit of the present invention, and they are not excluded from the scope of the present invention.
【００１３】[0013]
以上、詳細に説明したように、本考案によれば、３分の１分周回路においてデ ューティー比１：１の出力信号が得られるので、次段に入力パルス幅が規程され ている回路で従来の３分の１分周回路では接続できなかった回路が接続できる。 As described above in detail, according to the present invention, since an output signal with a duty ratio of 1: 1 can be obtained in the one-third frequency dividing circuit, in the circuit in which the input pulse width is regulated in the next stage. It is possible to connect circuits that could not be connected by the conventional 1/3 frequency dividing circuit.
【図１】本考案の実施例に係る３分の１分周回路を示す
回路図である。FIG. 1 is a circuit diagram showing a third frequency divider circuit according to an embodiment of the present invention.
【図２】本考案の実施例に係る３分の１分周回路の動作
タイムチャートである。FIG. 2 is an operation time chart of the 1/3 frequency dividing circuit according to the embodiment of the present invention.
【図３】従来の３分の１分周回路を示す回路図である。FIG. 3 is a circuit diagram showing a conventional 1/3 frequency divider circuit.
【図４】従来の３分の１分周回路の動作タイムチャート
である。FIG. 4 is an operation time chart of a conventional 1/3 frequency dividing circuit.
１ 第１のＪ−Ｋフリップ・フロップ ２ 第２のＪ−Ｋフリップ・フロップ ３ Ｄ・フリップ・フロップ ４ インバータ ５ ２入力ＯＲゲート 1 1st JK flip-flop 2 2nd JK flip-flop 3 D flip-flop 4 inverter 5 2 input OR gate
Claims (1)
２段で構成され、入力信号の周期をＴとすると、出力信
号のデューティー比がＴ：２Ｔ、または２Ｔ：Ｔの関係
にある３分の１分周回路において、 （ａ）前記入力信号を反転する手段と、 （ｂ）前記第１または第２のＪ−Ｋフリップ・フロップ
の出力がＤ入力に接続され、該入力信号を反転する手段
の出力がクロック入力に接続されたＤ・フリップフロッ
プと、 （ｃ）前記第１または第２のＪ−Ｋフリップ・フロップ
の出力と該Ｄ・フリップフロップの出力とが入力に接続
された２入力ＯＲゲートとを設け、入力信号のデューテ
ィー比がＭ：Ｎの場合の出力信号のデューティー比が
（２Ｍ＋Ｎ）：（Ｍ＋２Ｎ）となるようにした（ただ
し、Ｍ，Ｎは正の整数）ことを特徴とする３分の１分周
回路。1. A duty ratio of an output signal has a relationship of T: 2T or 2T: T, where the input signal is composed of two stages of first and second JK flip-flops and the period of the input signal is T. In the 1/3 frequency divider circuit, (a) means for inverting the input signal, and (b) the output of the first or second JK flip-flop is connected to the D input, and the input signal is A D flip-flop having the output of the inverting means connected to the clock input; and (c) an output of the first or second JK flip-flop and an output of the D flip-flop connected to the input. And a 2-input OR gate are provided so that the duty ratio of the output signal is (2M + N) :( M + 2N) when the duty ratio of the input signal is M: N (where M and N are positive integers). One-third characterized by Divider circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7049091U JPH0523632U (en) | 1991-09-04 | 1991-09-04 | 1/3 frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7049091U JPH0523632U (en) | 1991-09-04 | 1991-09-04 | 1/3 frequency divider |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0523632U true JPH0523632U (en) | 1993-03-26 |
Family
ID=13433015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7049091U Pending JPH0523632U (en) | 1991-09-04 | 1991-09-04 | 1/3 frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0523632U (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09195498A (en) * | 1996-01-23 | 1997-07-29 | Yanagisawa Concrete Kogyo Kk | Foot rest for inspection and buried tank having the foot rest |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60248020A (en) * | 1984-05-24 | 1985-12-07 | Toshiba Corp | One-third frequency division circuit |
| JPS62229917A (en) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | Gapped iron-core reactor |
| JPS62265815A (en) * | 1986-05-13 | 1987-11-18 | Mitsubishi Electric Corp | Duty converting circuit |
| JPS63229917A (en) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | One-odd number frequency divider |
-
1991
- 1991-09-04 JP JP7049091U patent/JPH0523632U/en active Pending
Patent Citations (4)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970107 |