JPH0520184A - Memory access device - Google Patents

Memory access device

Info

Publication number
JPH0520184A
JPH0520184A JP3172362A JP17236291A JPH0520184A JP H0520184 A JPH0520184 A JP H0520184A JP 3172362 A JP3172362 A JP 3172362A JP 17236291 A JP17236291 A JP 17236291A JP H0520184 A JPH0520184 A JP H0520184A
Authority
JP
Japan
Prior art keywords
memory
address
extended
register
cpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3172362A
Other languages
Japanese (ja)
Inventor
Teruyuki Fukaya
輝之 深谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP3172362A priority Critical patent/JPH0520184A/en
Publication of JPH0520184A publication Critical patent/JPH0520184A/en
Pending legal-status Critical Current

Links

Landscapes

  • Memory System (AREA)

Abstract

(57)【要約】 【目的】 拡張メモリを演算処理なく高速にアクセスで
きるメモリアクセス装置を提供することを目的とする。 【構成】 アクセスする拡張メモリ7の空間のアドレス
値をCPU4から拡張メモリアドレスレジスタ5にセッ
トして保持し、リクエストレジスタ6にCPU4がアク
セスリクエストをセットする期間中、リクエストレジス
タ6は拡張メモリアドレスレジスタ5に保持したアドレ
ス値を拡張メモリ7にセットする。CPU4は拡張メモ
リのアドレス値をダイレクトに指定してデータの入出力
を実行し、バンク方式におけるアドレス値演算が不要で
ある。
(57) [Abstract] [Purpose] An object is to provide a memory access device capable of accessing an extended memory at high speed without arithmetic processing. [Structure] The address value of the space of the extended memory 7 to be accessed is set from the CPU 4 to the extended memory address register 5 and held, and the request register 6 is the extended memory address register during the period when the CPU 4 sets the access request in the request register 6. The address value held in 5 is set in the extension memory 7. The CPU 4 directly specifies the address value of the extended memory to execute the input / output of data, and the address value calculation in the bank system is unnecessary.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は英文タイプライタなどで
多用される拡張メモリのデータを高速にアクセスするメ
モリアクセス装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory access device for accessing data in an extended memory, which is frequently used in English typewriters, at high speed.

【0002】[0002]

【従来の技術】近年、英文タイプライタはワープロ機能
や辞書機能を備えているので、CPUのメモリ空間の数
十倍にも及ぶメモリを管理してアクセスする必要があ
る。この場合、メモリ空間をCPUの外部に拡張し、あ
る一定のアルゴリズムに従ってアクセスすることにな
る。
2. Description of the Related Art In recent years, since an English typewriter has a word processor function and a dictionary function, it is necessary to manage and access a memory which is tens of times the memory space of a CPU. In this case, the memory space is expanded to the outside of the CPU and accessed according to a certain algorithm.

【0003】従来、多くの英文タイプライタにおいて、
この拡張したメモリをアクセスする方法としてバンク方
式のアクセス方法を使用している。また英文タイプライ
タは高機能化した複雑なソフトウエアに対応するため、
CPUのメモリ空間内に複数のサイズの異なるバンクメ
モリ空間を設け、さらに複数のバンクメモリ空間から拡
張メモリ空間内の同一メモリをアクセスできる構成とし
ている。そのため、1バイトの拡張メモリに対して複数
組のバンク番号とCPUメモリ空間内アドレスが存在
し、バンク番号とCPUメモリ空間内のアドレスとによ
り拡張メモリを管理することが困難な作業となってい
る。したがって、ソフトウエア上は一義的に決まる拡張
メモリアドレスを用いて管理し、拡張メモリをアクセス
する場合は拡張メモリアドレスからアクセスに用いるバ
ンクメモリ空間に対応するバンク番号とCPUメモリ空
間内アドレスとをその都度求めている。
Conventionally, in many English typewriters,
A bank access method is used as a method for accessing the expanded memory. In addition, the English typewriter is compatible with sophisticated and complex software,
A plurality of bank memory spaces having different sizes are provided in the CPU memory space, and the same memory in the extended memory space can be accessed from the plurality of bank memory spaces. Therefore, there are a plurality of sets of bank numbers and addresses in the CPU memory space for the 1-byte extension memory, and it is difficult to manage the extension memory by the bank numbers and the addresses in the CPU memory space. . Therefore, it is managed by using an extension memory address that is uniquely determined by software, and when accessing the extension memory, the bank number corresponding to the bank memory space used for access from the extension memory address and the address in the CPU memory space are stored. I ask for it each time.

【0004】以下、従来のバンク方式による拡張メモリ
内のテキストおよび辞書データのアクセス装置について
説明する。図3は従来のバンク方式により拡張メモリ内
のテキストおよび辞書データのアクセスするメモリアク
セス装置の構成をブロック図で示す。図において、1は
CPU、2は目標のメモリアドレスが存在するバンク番
号をセット入力して、拡張メモリに対して目標のメモリ
アドレスの上位アドレス部(拡張アドレス)を出力する
バンクレジスタ、3は拡張メモリである。前記拡張アド
レスはバンク番号とバンクサイズの積によって求められ
る。図2は拡張メモリ空間とCPUメモリ空間およびバ
ンクレジスタのメモリ空間の関係を示す模式図である。
図において、Aはアクセスしようとする目標のアドレ
ス、Bは目標アドレスAが存在するバンクのバンク番
号、Cはバンクのサイズ、Dは前記目標アドレスAのオ
フセットアドレス、EはCPUメモリ空間におけるバン
クメモリエリア0のスタートアドレス、Fは前記Dと前
記Eの和である。以上のメモリ空間アドレス関係により
目標アドレスAはA=B×C+Dで表される。
A conventional access device for accessing text and dictionary data in the expansion memory according to the bank system will be described below. FIG. 3 is a block diagram showing the configuration of a memory access device for accessing text and dictionary data in an extended memory by the conventional bank method. In the figure, 1 is a CPU, 2 is a bank register in which a target memory address is present, and a bank register for outputting an upper address portion (extended address) of the target memory address to an extended memory, and 3 is an extended register. It is a memory. The extension address is obtained by multiplying the bank number by the bank size. FIG. 2 is a schematic diagram showing the relationship among the extended memory space, the CPU memory space, and the memory space of the bank register.
In the figure, A is the target address to be accessed, B is the bank number of the bank in which the target address A exists, C is the size of the bank, D is the offset address of the target address A, and E is the bank memory in the CPU memory space. The start address of area 0, F is the sum of D and E. Due to the above memory space address relationship, the target address A is represented by A = B × C + D.

【0005】目標アドレスAをアクセスしようとすると
き、まず目標アドレスAをバンクサイズCで除算し、そ
の除算によって求められる商Bが目標アドレスAが存在
するバンク番号Bであり、バンクレジスタにそのバンク
番号Bをセットすると、CPUメモリ空間上のバンクメ
モリエリアに、拡張メモリ空間上のバンク番号Bのメモ
リエリアが切り出されることになる。また目標アドレス
AをバンクサイズCで割った余りDは、拡張メモリ空間
のバンク番号Bのメモリエリアのスタートアドレスを0
とした場合の目標アドレスAのオフセットアドレスであ
る。したがってバンクレジスタにバンク番号Bをセット
したのち、前記オフセットアドレスDに前記Eを加えた
FをCPUからアクセスすると、拡張メモリ空間上のメ
モリAをアクセスしたことになる。
When attempting to access the target address A, first the target address A is divided by the bank size C, and the quotient B obtained by the division is the bank number B in which the target address A exists. When the number B is set, the memory area of the bank number B in the extended memory space is cut out to the bank memory area in the CPU memory space. Also, the remainder D obtained by dividing the target address A by the bank size C is the start address of the memory area of the bank number B in the extended memory space, which is 0.
Is the offset address of the target address A in the case of. Therefore, when the bank number B is set in the bank register and then F obtained by adding E to the offset address D is accessed from the CPU, the memory A in the extended memory space is accessed.

【0006】[0006]

【発明が解決しようとする課題】このような従来の拡張
アドレスからバンクエリア内に対応するアドレスを求め
る除算および加算などの演算が必要であるため、ソフト
ウエアに対する負担が大きく、さらには時間がかかると
いう問題があった。
Since it is necessary to perform operations such as division and addition for obtaining the corresponding address in the bank area from such conventional extended addresses, the load on the software is large and further time consuming. There was a problem.

【0007】本発明は上記の課題を解決するもので、拡
張されたメモリを複雑な演算処理を行うことなく高速に
アクセスできるメモリアクセス装置を提供することを目
的とする。
SUMMARY OF THE INVENTION The present invention solves the above problems, and an object of the present invention is to provide a memory access device capable of accessing an expanded memory at high speed without performing complicated arithmetic processing.

【0008】[0008]

【課題を解決するための手段】本発明は上記の目的を達
成するために、アクセスする拡張メモリ空間上のアドレ
ス値をCPUから入力して保持する拡張メモリアドレス
レジスタと、CPUのアクセスリクエスト入力の期間
中、前記拡張アドレスレジスタに保持したアドレス値を
拡張メモリにセットするリクエストレジスタを備えたメ
モリアクセス装置とする。
In order to achieve the above object, the present invention provides an extended memory address register for inputting and holding an address value in an extended memory space to be accessed from a CPU, and an access request input of the CPU. The memory access device is provided with a request register for setting the address value held in the extension address register in the extension memory during the period.

【0009】[0009]

【作用】本発明は上記の構成において、CPUがリクエ
ストレジスタにアクセス要求したとき、拡張メモリアド
レスレジスタに保持された拡張メモリのアドレスが拡張
メモリにセットされる。
According to the present invention, in the above configuration, when the CPU requests access to the request register, the address of the extension memory held in the extension memory address register is set in the extension memory.

【0010】[0010]

【実施例】【Example】

(実施例1)以下、本発明の一実施例のメモリアクセス
装置について図面を参照しながら説明する。
(Embodiment 1) A memory access device according to an embodiment of the present invention will be described below with reference to the drawings.

【0011】図1は本発明の一実施例のメモリアクセス
装置の構成をブロック図で示す。図において、4はCP
U、5は拡張メモリ上のアドレスをセットし、CPUが
リクエストレジスタをアクセスしたときに拡張メモリに
対してセットされた拡張メモリアドレスを出力する拡張
メモリアドレスレジスタであり、拡張メモリアドレスの
ビット数と同じビット数で構成されている。6はCPU
からアクセスされたときにアクセスされている期間、拡
張メモリアドレスレジスタに対してセットされた拡張メ
モリアドレスを出力するように指示するリクエストレジ
スタ、7は拡張メモリである。
FIG. 1 is a block diagram showing the configuration of a memory access device according to an embodiment of the present invention. In the figure, 4 is CP
U and 5 are extended memory address registers that set an address on the extended memory and output the extended memory address set to the extended memory when the CPU accesses the request register. It is composed of the same number of bits. 6 is a CPU
The request register 7 for instructing the extended memory address register to output the extended memory address that has been set during the period of being accessed from the extended memory 7 is an extended memory.

【0012】以下、上記構成要素の相互関係と動作を説
明すると、拡張メモリ空間上のアドレスAを前記拡張メ
モリアドレスレジスタ5にセットする。そののち、前記
リクエストレジスタ6をアクセスすると拡張メモリアド
レスに対して前記リクエストレジスタ6をCPUがアク
セスしている期間、拡張メモリアドレスレジスタから拡
張メミリアドレスAが出力され、目標アドレスAがアク
セスされたことになる。
The mutual relationship and operation of the above components will be described below. An address A in the extended memory space is set in the extended memory address register 5. After that, when the request register 6 is accessed, the extended memory address A is output from the extended memory address register and the target address A is accessed while the CPU is accessing the request register 6 to the extended memory address. It will be.

【0013】このように本発明の実施例のメモリアクセ
ス装置によれば、アクセスする拡張メモリ空間上のアド
レス値をCPUから入力して保持する拡張メモリアドレ
スレジスタと、CPUのアクセスリクエスト入力の期間
中、前記拡張アドレスレジスタに保持したアドレス値を
拡張メモリにセットするリクエストレジスタを備えたメ
モリアクセス装置とすることにより、拡張メモリアドレ
スを拡張メモリアドレスレジスタにセットしたリクエス
トレジスタをアクセスするだけで拡張メモリをアクセス
でき、拡張アドレスに対して除算、加算などの演算を加
える必要がないため、プログラムのステップ数を軽減で
き、拡張メモリを高速にアクセスできる拡張メモリアク
セス装置を得ることができる。
As described above, according to the memory access apparatus of the embodiment of the present invention, the extended memory address register for inputting and holding the address value in the extended memory space to be accessed from the CPU, and during the access request input of the CPU. By providing a memory access device having a request register for setting the address value held in the extension address register in the extension memory, the extension memory can be set by simply accessing the request register in which the extension memory address is set in the extension memory address register. Since it is possible to access and it is not necessary to add operations such as division and addition to the extended address, the number of steps of the program can be reduced, and an extended memory access device that can access the extended memory at high speed can be obtained.

【0014】[0014]

【発明の効果】以上の実施例から明かなように、アクセ
スする拡張メモリ空間上のアドレス値をCPUから入力
して保持する拡張メモリアドレスレジスタと、CPUの
アクセスリクエスト入力の期間中、前記拡張アドレスレ
ジスタに保持したアドレス値を拡張メモリにセットする
リクエストレジスタを備えたメモリアクセス装置とする
ことにより、拡張メモリアドレスレジスタにセットした
リクエストレジスタをアクセスするだけで拡張メモリを
アクセスできる、拡張アドレスにたいして除算、加算な
どの演算を加える必要がないため、プログラムのステッ
プ数を軽減でき、拡張メモリを高速にアクセスできる拡
張メモリアクセス装置を得ることができる。
As is apparent from the above embodiments, the extended memory address register for inputting and holding the address value in the extended memory space to be accessed from the CPU, and the extended address during the access request input of the CPU. By using a memory access device that has a request register that sets the address value held in the register in the extension memory, you can access the extension memory just by accessing the request register that is set in the extension memory address register, division to the extension address, Since it is not necessary to add operations such as addition, the number of steps of the program can be reduced, and an extended memory access device that can access the extended memory at high speed can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例のメモリアクセス装置の構成
を示すブロック図
FIG. 1 is a block diagram showing a configuration of a memory access device according to an embodiment of the present invention.

【図2】従来のメモリアクセス装置におけるメモリ空間
の関係を示す模式図
FIG. 2 is a schematic diagram showing a relationship between memory spaces in a conventional memory access device.

【図3】従来の拡張メモリアクセス装置の構成を示すブ
ロック図
FIG. 3 is a block diagram showing a configuration of a conventional extended memory access device.

【符号の説明】[Explanation of symbols]

4 CPU 5 拡張メモリアドレスレジスタ 6 リクエストレジスタ 7 拡張メモリ A 拡張メモリ空間上のアクセスしたいアドレス値 4 CPU 5 Extended memory address register 6 Request register 7 Extended memory A Address value to access in extended memory space

Claims (1)

【特許請求の範囲】 【請求項1】 アクセスする拡張メモリ空間上のアドレ
ス値をCPUから入力して保持する拡張メモリアドレス
レジスタと、CPUのアクセスリクエスト入力の期間
中、前記拡張アドレスレジスタに保持したアドレス値を
拡張メモリにセットするリクエストレジスタを備えたメ
モリアクセス装置。
Claim: What is claimed is: 1. An extended memory address register for inputting and holding an address value in an extended memory space to be accessed from a CPU, and the extended address register for holding an access request of the CPU. A memory access device having a request register for setting an address value in an extended memory.
JP3172362A 1991-07-12 1991-07-12 Memory access device Pending JPH0520184A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3172362A JPH0520184A (en) 1991-07-12 1991-07-12 Memory access device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3172362A JPH0520184A (en) 1991-07-12 1991-07-12 Memory access device

Publications (1)

Publication Number Publication Date
JPH0520184A true JPH0520184A (en) 1993-01-29

Family

ID=15940503

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3172362A Pending JPH0520184A (en) 1991-07-12 1991-07-12 Memory access device

Country Status (1)

Country Link
JP (1) JPH0520184A (en)

Similar Documents

Publication Publication Date Title
JP3038781B2 (en) Memory access control circuit
WO2025200693A1 (en) Matrix multiply accumulation operation unit and operation method, and hardware accelerator and electronic device
WO2022068328A1 (en) Data migration method and apparatus, and processor and calculation device
CN111831328A (en) Data processing method and device
JPH0520184A (en) Memory access device
JP3453761B2 (en) Address translation method
JPS601655B2 (en) Data prefetch method
JP3073208B2 (en) Data selection device
JPH11238015A (en) Processor unit
JPH05128311A (en) Method and device for character recognition
JP3109816B2 (en) Address generator
JPH06103477B2 (en) Parallel cache memory
JP2001160025A (en) Data transfer device
JPH07108578B2 (en) Output device
JPH05314003A (en) Cache memory device
JPH09131932A (en) Printer controller
JPH07129467A (en) Memory management method for information processing apparatus
JPH05143326A (en) Bank processor
JPH05165717A (en) Data processing device
JP2002132706A (en) DMA transfer device
JPS6124734B2 (en)
JPH06230980A (en) Interruption circuit
JPS5856023A (en) Array converting device
JPH0922343A (en) Arithmetic unit
JP2000215042A (en) Operation program update method