JPH0520187A - キヤツシユメモリのヒツト率算出方式 - Google Patents
キヤツシユメモリのヒツト率算出方式Info
- Publication number
- JPH0520187A JPH0520187A JP3176418A JP17641891A JPH0520187A JP H0520187 A JPH0520187 A JP H0520187A JP 3176418 A JP3176418 A JP 3176418A JP 17641891 A JP17641891 A JP 17641891A JP H0520187 A JPH0520187 A JP H0520187A
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- Japan
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- cache memory
- hit
- memory
- cpu
- hit rate
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】キャッシュメモリの効率の計測を容易にする。
【構成】ＣＰＵ１０によるメインメモリ４０に対するメ
モリリードサイクル時のキャッシュメモリ３０のヒット
の回数とリプレースの回数をキャッシュメモリコントロ
ーラ２０で計数する。キャッシュメモリコントローラ２
０には、ＣＰＵ１０の制御のもとにヒットの回数とリプ
レース回数のカウント開始・終了を制御する回路も設け
る。キャッシュメモリコントローラ２０で得たヒットカ
ウンタ値，リプレースカウンタ値はＣＰＵ１０のソフト
ウェアにより読み出され、これらカウント値からヒット
率を随時計算できる。
モリリードサイクル時のキャッシュメモリ３０のヒット
の回数とリプレースの回数をキャッシュメモリコントロ
ーラ２０で計数する。キャッシュメモリコントローラ２
０には、ＣＰＵ１０の制御のもとにヒットの回数とリプ
レース回数のカウント開始・終了を制御する回路も設け
る。キャッシュメモリコントローラ２０で得たヒットカ
ウンタ値，リプレースカウンタ値はＣＰＵ１０のソフト
ウェアにより読み出され、これらカウント値からヒット
率を随時計算できる。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリのヒッ
ト率算出方式に関し、特にキャッシュメモリのヒット率
を自主的に随時算出し得るキャッシュメモリのヒット率
算出方式に関する。
ト率算出方式に関し、特にキャッシュメモリのヒット率
を自主的に随時算出し得るキャッシュメモリのヒット率
算出方式に関する。
【０００２】
【従来の技術】コンピュータシステムにおけるメモリ処
理の高速化を確保する目的で配置されているキャッシュ
メモリはよく知られている。
理の高速化を確保する目的で配置されているキャッシュ
メモリはよく知られている。
【０００３】図３は従来のキャッシュメモリコントロー
ラ１を用いたメモリシステムの一例を示す構成図であ
る。図３において、ＣＰＵ１０がメモリサイクルを開始
すると、キャッシュメモリコントローラ５０は、ＣＰＵ
３１から出力されるアドレスをデコードし、キャッシュ
メモリ３０の制御動作を行う。
ラ１を用いたメモリシステムの一例を示す構成図であ
る。図３において、ＣＰＵ１０がメモリサイクルを開始
すると、キャッシュメモリコントローラ５０は、ＣＰＵ
３１から出力されるアドレスをデコードし、キャッシュ
メモリ３０の制御動作を行う。
【０００４】キャッシュメモリ３０の制御動作とは、キ
ャッシュメモリ３０からのデータの読出し、またはキャ
ッシュメモリ３０およびメインメモリ４０へのデータの
書込み、またはメインメモリ４０からキャッシュメモリ
３０へデータをコピーするデータソプレースのいずれか
である。
ャッシュメモリ３０からのデータの読出し、またはキャ
ッシュメモリ３０およびメインメモリ４０へのデータの
書込み、またはメインメモリ４０からキャッシュメモリ
３０へデータをコピーするデータソプレースのいずれか
である。
【０００５】このようなキャッシュメモリシステムが、
どれくらいの効率でメモリの高速化を実現しているかを
判断する方法として、ベンチマークテスト等のソフトウ
ェアの実行が一般的に知られている。
どれくらいの効率でメモリの高速化を実現しているかを
判断する方法として、ベンチマークテスト等のソフトウ
ェアの実行が一般的に知られている。
【０００６】
【発明が解決しようとする課題】この従来のキャッシュ
メモリコントローラは、キャッシュメモリのヒット率を
判定するハードウェア資源を持っていない。従ってキャ
ッシュメモリシステムの性能を評価するには、ベンチマ
ークテスト等の評価ソフトウェアの実行に依存しなけれ
ばならず、実際にメモリシステム上で動作するアプリケ
ーションプログラムがどれ位の効率で動作しているかを
認識する方法が確立されていないという問題点があっ
た。
メモリコントローラは、キャッシュメモリのヒット率を
判定するハードウェア資源を持っていない。従ってキャ
ッシュメモリシステムの性能を評価するには、ベンチマ
ークテスト等の評価ソフトウェアの実行に依存しなけれ
ばならず、実際にメモリシステム上で動作するアプリケ
ーションプログラムがどれ位の効率で動作しているかを
認識する方法が確立されていないという問題点があっ
た。
【０００７】本発明の目的は上述した問題点を解決し、
評価ソフトウェアの実行に依存することなくメモリシス
テムの性能評価が可能であり、またアプリケーションプ
ログラム実行時のメモリシステム性能を随時容易に判断
できるキャッシュメモリのヒット率算出方式を提供する
ことにある。
評価ソフトウェアの実行に依存することなくメモリシス
テムの性能評価が可能であり、またアプリケーションプ
ログラム実行時のメモリシステム性能を随時容易に判断
できるキャッシュメモリのヒット率算出方式を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明のキャッシュメモ
リのヒット率算出方式は、ＣＰＵがメインメモリに対す
るメモリリード動作を実行するごとにキャッシュメモリ
にデータが存在したヒット回数を計数するヒット回数計
数手段と、キャッシュメモリに対してメインメモリから
データをコピーするデータリプレースの発生回数を計数
するリプレース回数計数手段と、前記ヒット回数と前記
データリプレース発生回数にもとづいてキャッシュメモ
リによるヒット率を計数するヒット率計数手段とを備え
て構成される。
リのヒット率算出方式は、ＣＰＵがメインメモリに対す
るメモリリード動作を実行するごとにキャッシュメモリ
にデータが存在したヒット回数を計数するヒット回数計
数手段と、キャッシュメモリに対してメインメモリから
データをコピーするデータリプレースの発生回数を計数
するリプレース回数計数手段と、前記ヒット回数と前記
データリプレース発生回数にもとづいてキャッシュメモ
リによるヒット率を計数するヒット率計数手段とを備え
て構成される。
【０００９】また、本発明のキャッシュメモリのヒット
率算出方式は、前記ヒット率の算出をＣＰＵの制御のも
とに指定されるタイミングでＣＰＵによって実行するも
のとした構成を有する。
率算出方式は、前記ヒット率の算出をＣＰＵの制御のも
とに指定されるタイミングでＣＰＵによって実行するも
のとした構成を有する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の一実施例の構成を示すブ
ロック図である。
ロック図である。
【００１２】図１に示す実施例の構成は、ＣＰＵ１０
と、キャッシュメモリ３０の動作を制御するキャッシュ
メモリコントローラ２０と、キャッシュメモリ３０と、
メインメモリ４０とを備えて成る。
と、キャッシュメモリ３０の動作を制御するキャッシュ
メモリコントローラ２０と、キャッシュメモリ３０と、
メインメモリ４０とを備えて成る。
【００１３】ＣＰＵ１０がメモリリード動作を開始する
と、キャッシュメモリコントローラ２０は、そのメモリ
アドレスをデコードし、ヒットした場合すなわちキャッ
シュメモリ３０にそのデータが存在した場合には、キャ
ッシュメモリ３０からデータを読み出し、ミスヒットし
た場合はメインメモリ４０からキャッシュメモリ３０に
データリプレース（ｄａｔａ ｒｅｐｌａｃｅ）を行な
う。ＣＰＵ１０は、ヒット率の計算を開始したいと思っ
た時点で計算を開始し、｛ヒットカウント値／（ヒット
カウント値＋リプレースカウント値）｝×１００を計算
することによりヒット率を求める。
と、キャッシュメモリコントローラ２０は、そのメモリ
アドレスをデコードし、ヒットした場合すなわちキャッ
シュメモリ３０にそのデータが存在した場合には、キャ
ッシュメモリ３０からデータを読み出し、ミスヒットし
た場合はメインメモリ４０からキャッシュメモリ３０に
データリプレース（ｄａｔａ ｒｅｐｌａｃｅ）を行な
う。ＣＰＵ１０は、ヒット率の計算を開始したいと思っ
た時点で計算を開始し、｛ヒットカウント値／（ヒット
カウント値＋リプレースカウント値）｝×１００を計算
することによりヒット率を求める。
【００１４】図２は、図１のキャッシュメモリコントロ
ーラ２０の構成を詳細に示すブロック図である。
ーラ２０の構成を詳細に示すブロック図である。
【００１５】キャッシュメモリコントローラ２０は、ア
ドレスバスを介してＣＰＵ１０から受けるアドレスを記
憶しておくアドレスタグメモリ１１と、アドレスバス１
１に記憶したアドレスと現在のアドレスとを比較し、そ
の一致の有無に対応してキャッシュメモリのヒット／ミ
スヒットを判定するアドレスコンパレータ１２と、キャ
ッシュメモリ３０の動作を制御するキャッシュメモリ制
御回路１３と、ヒット回数をカウントするヒットカウン
タ１４と、リプレース回数をカウントするリプレースカ
ウンタ１５と、ＣＰＵ１０の制御のもとにヒットカウン
タ１４およびリプレースカウンタ１５のカウント動作を
制御する制御レジスタ１６とを備えて成る。
ドレスバスを介してＣＰＵ１０から受けるアドレスを記
憶しておくアドレスタグメモリ１１と、アドレスバス１
１に記憶したアドレスと現在のアドレスとを比較し、そ
の一致の有無に対応してキャッシュメモリのヒット／ミ
スヒットを判定するアドレスコンパレータ１２と、キャ
ッシュメモリ３０の動作を制御するキャッシュメモリ制
御回路１３と、ヒット回数をカウントするヒットカウン
タ１４と、リプレース回数をカウントするリプレースカ
ウンタ１５と、ＣＰＵ１０の制御のもとにヒットカウン
タ１４およびリプレースカウンタ１５のカウント動作を
制御する制御レジスタ１６とを備えて成る。
【００１６】次に、図２を参照しつつ本実施例の動作に
ついて、さらに詳述する。アドレスタグメモリ１１は、
アドレスバスから入力されるアドレスの指定ビット範囲
を所定の更新サイクルで更新しつつ記憶する。アドレス
コンパレータ１２は、アドレスタグメモリ１１の記憶内
容とアドレスバスから入力される現行のアドレスとを比
較し、その結果をキャッシュメモリ制御回路１３に出力
する。
ついて、さらに詳述する。アドレスタグメモリ１１は、
アドレスバスから入力されるアドレスの指定ビット範囲
を所定の更新サイクルで更新しつつ記憶する。アドレス
コンパレータ１２は、アドレスタグメモリ１１の記憶内
容とアドレスバスから入力される現行のアドレスとを比
較し、その結果をキャッシュメモリ制御回路１３に出力
する。
【００１７】キャッシュメモリ制御回路１３は、アドレ
スコンパレータ１２による比較結果の一致もしくは不一
致よりキャッシュメモリ３０にデータが存在するヒット
状態か否かのミスヒット状態かを判断する。キャッシュ
メモリ３０にデータが存在すると判断した場合はヒット
動作、存在しないと判断した場合はリプレース動作を実
行する。
スコンパレータ１２による比較結果の一致もしくは不一
致よりキャッシュメモリ３０にデータが存在するヒット
状態か否かのミスヒット状態かを判断する。キャッシュ
メモリ３０にデータが存在すると判断した場合はヒット
動作、存在しないと判断した場合はリプレース動作を実
行する。
【００１８】ヒットカウンタ１４は、ヒット動作を１回
ごとに１を加算する。リプレースカウンタ１５はリプレ
ース動作を１回ごとに１を加算する。
ごとに１を加算する。リプレースカウンタ１５はリプレ
ース動作を１回ごとに１を加算する。
【００１９】カウンタ制御レジスタ１６は、カウント開
始ビットをソフトウェアにより「１」に設定すると、ヒ
ットカウンタ１４、リプレースカウンタ１５いずれもカ
ウントを開始し、「０」に設定するとカウントを終了す
る。このようにしてカウントされるヒットカウント値と
リプレースカウント値はいずれもデータバスを介して読
み出されＣＰＵ１０に提供される。
始ビットをソフトウェアにより「１」に設定すると、ヒ
ットカウンタ１４、リプレースカウンタ１５いずれもカ
ウントを開始し、「０」に設定するとカウントを終了す
る。このようにしてカウントされるヒットカウント値と
リプレースカウント値はいずれもデータバスを介して読
み出されＣＰＵ１０に提供される。
【００２０】ＣＰＵ１０は、ヒット率の計算を開始した
い時点でカウンタ制御レジスタ１６のカウント開始ビッ
トを「１」に設定し、ヒットカウンタ１４とリプレース
カウンタ１５をカウント開始させ、カウント停止希望の
時点にカウント開始ビットを「０」としてカウントを終
了させヒットカウント値とリプレースカウント値を読み
出して｛ヒットカウント値／（ヒットカウント値＋リプ
レースカウンタ値）｝×１００によりヒット率を求め
る。
い時点でカウンタ制御レジスタ１６のカウント開始ビッ
トを「１」に設定し、ヒットカウンタ１４とリプレース
カウンタ１５をカウント開始させ、カウント停止希望の
時点にカウント開始ビットを「０」としてカウントを終
了させヒットカウント値とリプレースカウント値を読み
出して｛ヒットカウント値／（ヒットカウント値＋リプ
レースカウンタ値）｝×１００によりヒット率を求め
る。
【００２１】
【発明の効果】以上説明したように本発明はキャッシュ
メモリのヒット率を計算するハードウェア資源を有する
ことにより、コンピュータシステムの性能を判断するソ
フトウェアツールに依存することなくメモリシステムの
性能を評価できるという効果を有する。
メモリのヒット率を計算するハードウェア資源を有する
ことにより、コンピュータシステムの性能を判断するソ
フトウェアツールに依存することなくメモリシステムの
性能を評価できるという効果を有する。
【００２２】また、実際のアプリケーションプログラム
を実行させた時のメモリシステムの性能を随時容易に判
断できるという効果を有する。
を実行させた時のメモリシステムの性能を随時容易に判
断できるという効果を有する。
【図１】本発明の一実施例のキャッシュメモリのヒット
率算出方式の構成を示すブロック図である。
率算出方式の構成を示すブロック図である。
【図２】図１のキャッシュメモリコントローラ２０を詳
細に示すブロック図である。
細に示すブロック図である。
【図３】従来のキャッシュメモリコントローラを用いた
メモリシステムの構成を示すブロック図である。
メモリシステムの構成を示すブロック図である。
１０ ＣＰＵ
１１ アドレスタグメモリ
１２ アドレスコンパレータ
１３ キャッシュメモリ制御回路
１４ ヒットカウンタ
１５ リプレースカウンタ
１６ カウンタ制御レジスタ
２０ キャッシュメモリコントローラ
３０ キャッシュメモリ
４０ メインメモリ
５０ キャッシュメモリコントローラ
Claims (2)
- 【請求項１】 ＣＰＵがメインメモリに対するメモリリ
ード動作を実行するごとにキャッシュメモリにデータが
存在したヒット回数を計数するヒット回数計数手段と、
キャッシュメモリに対してメインメモリからデータをコ
ピーするデータリプレースの発生回数を計数するリプレ
ース回数計数手段と、前記ヒット回数と前記データリプ
レース発生回数にもとづいてキャッシュメモリによるヒ
ット率を計数するヒット率計数手段とを備えて成ること
を特徴とするキャッシュメモリのヒット率算出方式。 - 【請求項２】 前記ヒット率の算出をＣＰＵの制御のも
とに指定されるタイミングでＣＰＵによって実行するも
のとしたことを特徴とする請求項１記載のキャッシュメ
モリのヒット率算出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176418A JPH0520187A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリのヒツト率算出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176418A JPH0520187A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリのヒツト率算出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520187A true JPH0520187A (ja) | 1993-01-29 |
Family
ID=16013350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176418A Pending JPH0520187A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリのヒツト率算出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520187A (ja) |
-
1991
- 1991-07-17 JP JP3176418A patent/JPH0520187A/ja active Pending
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