JPH05233288A

JPH05233288A - 情報処理装置

Info

Publication number: JPH05233288A
Application number: JP6987992A
Authority: JP
Inventors: Hisao Koyanagi; 尚夫小柳
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-02-19
Filing date: 1992-02-19
Publication date: 1993-09-10

Abstract

(57)【要約】【目的】例外発生によって制御を明け渡したタスクの
再開を可能とし、かつ性能低下を回避する。【構成】メモリアクセス命令例外正確化のために、予
め定められた命令によって変更可能である第１にフラグ
と、この第１のフラグの値に応じてメモリアクセスに関
係する処理を第１の命令の例外検出処理の終了まで、こ
の第１の命令に後続する第２の命令の発行による命令カ
ウンタの更新を延期する制御手段（４，５，２１〜２
３，２４，２５）を有し、かつ演算命令例外正確化のた
めに、予め定められた命令によって変更可能である第２
のフラグと、この第２のフラグの値に応じて演算に関係
する処理を行う第３の命令の例外検出処理の終了まで、
この第３の命令に後続する第４の命令の発行による命令
カウンタの更新を延期する制御手段（４，５，２１〜２
３，２４，２５）を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置の命令制御
方式に係り、特に例外処理の正確化方式を実現するため
の情報処理装置に関するものである。

【０００２】

【従来の技術】従来、この種の情報処理装置の例として
以下に述べる２つがある。それらは、図３および図４に
示した命令パイプライン構成を持つ。この図３におい
て、３−１はＤステージ命令レジスタ、３−２は命令デ
コーダ、３−３はＡステージ命令レジスタ、３−４はア
ドレス加算器、３−５はＴステージ命令レジスタ、３−
６はＴＬＢ（ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａｓｉ
ｄｅＢｕｆｆｅｒ）、３−７はＯＦステージ命令レジ
スタ、３−８はメモリ（キャッシュ）、３−９はＥステ
ージ命令レジスタ、３−１０はＡＬＵ（Ａｒｉｔｈｕｍ
ｅｔｉｃＬｏｇｉｃａｌＵｎｉｔ）、３−１１はＷ
ステージ命令レジスタ、３−１２はＧＲ（Ｇｅｎｅｒａ
ｌＲｅｇｉｓｔｅｒ：汎用レジスタ）である。図４に
おいて、４−１はＡステージ命令レジスタ、４ー２は命
令デコーダ、４−３はＢステージ命令レジスタ、４−４
はＧＲ、４−５はＣステージ命令レジスタ、４−６はア
ドレス加算器、４−７はＤステージ命令レジスタ、４−
８はＭ１ステージ命令レジスタ、４−９はＭ２ステージ
命令レジスタ、４−１０はＭｎステージ命令レジスタ、
４−１１はＷステージ命令レジスタ、４−１２はＦ１ス
テージ命令レジスタ、４−１３はＦ２ステージ命令レジ
スタ、４−１４はＦｍステージ命令レジスタ、４−１５
はＧＲである。

【０００３】つぎに動作について説明する。まず、図３
に示したような、主に汎用コンピュータで使用される命
令パイプライン方式について説明する。なお、説明簡単
化のため、また、図４で示した命令パイプラインとの比
較平易化のため、命令フェッチを行うステージを省略
し、また、各ステージでの機能回復を抽象化している。
Ｄステージ命令レジスタ３−１ではフェッチしてきた命
令をデコードするためにＤレジスタに命令コードを設定
する。そして、Ａステージ命令レジスタ３−３ではオペ
ランドのメモリアドレスを計算するためにＡレジスタに
アドレス加算器３−４の入力データを設定し、オペラン
ドの論理アドレスを計算する。Ｔステージ命令レジスタ
３−５ではアドレス加算器３−４で計算した論理アドレ
スをＴレジスタに格納し、ＴＬＢ３−６で物理アドレス
に変換する。ＯＦステージ命令レジスタ３−７ではＯＦ
レジスタにオペランドの物理アドレスを格納し、メモリ
（あるいはキャッシュ）３−８からオペランドをフェッ
チする。そして、Ｅステージ命令レジスタ３−９ではＥ
レジスタにメモリからフェッチしてきたオペランドを格
納し、ＡＬＵ３−１０で演算を行う。Ｗステージ命令レ
ジスタ３−１１ではＡＬＵ３−１０で演算した結果をＷ
レジスタに格納し、その結果をＧＲ３−１２に格納す
る。このように、多少のステージ数等の違いこそあれ、
Ｄステージの命令デコードからＷステージの結果のＧＲ
書き込みまでが、各々１マシンサイクル毎に動作し、流
れ作業的に並列処理することで、性能向上を図っている
汎用計算機が一般的である。

【０００４】つぎに、図４に示すようにメモリアクセス
処理あるいは演算処理が多重ステージ化されている計算
機について説明する。このような情報処理装置は、スー
パーパイプラインと呼ばれている。

【０００５】まず、メモリアクセス命令の動作について
説明する。例えば、ロード命令の場合、Ａステージ命令
レジスタ４−１ではレジスタＡにフェッチした命令コー
ドを格納し、デコードする。Ｂステージ命令レジスタ４
−３では命令デコーダ４−２で得た制御情報をレジスタ
Ｂに格納し、ＧＲ４−４からロードする論理アドレスを
計算するための入力データを読み出す。Ｃステージ命令
レジスタ４−５ではレジスタＣにＧＲ４−４から読み出
したデータを格納し、アドレス加算器４−６でロードす
るデータの論理アドレスを計算する。Ｄステージ命令レ
ジスタ４−７ではメモリアクセス関係の機能ユニットの
繁忙状況等を解析して命令の発行を制御する。このＤス
テージ命令レジスタ４−７から発行された命令は、Ｍ１
ステージ命令レジスタ４−８からＭｎステージ命令レジ
スタ４−１０までで、キャッシュのアクセス、ＴＬＢ索
引（物理アドレス・キャッシュの場合は、ＴＬＢ索引が
先）、キャッシュがミスした場合は主記憶アクセスが行
われる。ロードされたメモリのデータはＷステージ命令
レジスタ４−１１のＷレジスタに格納され、次のサイク
ルでＧＲ４−１５に格納され、命令の実行が完了する。

【０００６】つぎに、演算命令の動作について説明す
る。Ａステージ命令レジスタ４−１からＤステージ命令
レジスタ４−７までは、Ｃステージ命令レジスタ４−５
でアドレス計算を行わないこと以外は同様である。そし
て、Ｄステージ命令レジスタ４−７から発行された命令
は、Ｆ１ステージ命令レジスタ４−１２〜Ｆｍステージ
命令レジスタ４−１４で演算が行われる。そして、最終
的には、その結果がＷステージ命令レジスタ４−１１で
ＧＲ４−１５に格納される。

【０００７】つぎに、図３の汎用機型のパイプラインと
図４のスーパーパイプラインを比較してみると、汎用機
型の長所は、パイプラインの段数が少ないため、パイプ
ラインで受け渡される制御情報を保持するための記憶素
子が少なく済むことであり、逆に、その長所のためにマ
シンサイクルを短くすることができずに性能が向上しな
いことであり、図４のスーパーパイプラインは、ちょう
ど逆のことが言える。また、図４のスーパーパイプライ
ンにおいて、メモリアクセス命令実行時に、例えば、キ
ャッシュ・ミスが発生しても、図３の汎用機のように命
令パイプライン全体が停止することはなく、演算命令の
実行は可能であることもあげられる。また、ＩＣ（Ｉｎ
ｓｔｒｕｃｔｉｏｎＣｏｕｎｔｅｒ）を更新するタイ
ミングも、汎用機とスーパーパイプラインでは異なる。
汎用機の場合、ＩＣに対応する命令の実行が例外発生無
しで完了したことを確認してからＥ→Ｗステージの移行
タイミングで行われる。一方、スーパーパイプラインで
は、命令発行ステージであるＤステージで行われること
が多い。その理由は、命令実行順序の保持がＤステージ
以降では非常に困難であることだ。例えば、メモリアク
セス命令実行時にＭ１〜Ｍｎステージでキャッシュのミ
スが発生した時などに、発行してからＧＲに結果が格納
されるまでの時間が予測不可能なものになる。そのた
め、後続の演算命令のＧＲ書き込みが先に行われること
がある。ただ、この種の計算機の場合、このような書き
込みタイミングの追い越しが発生しても、実行結果が保
証されるための制御機構が用意されていることが多い。
その例として、ＣＤＣ６６００という計算機で実現され
ているレジスタ・スコアボードという方式が過去に発生
されている。（文献：ＴＨＯＲＮＴＯＮ．Ｊ．Ｅ．［１
９６４］．「Ｐａｒａｌｌｅｌｏｐｅｒａｔｉｏｎ
ｉｎｔｈｅＣｏｎｔｒｏｌＤａｔａ６６０
０」、「Ｐｒｏｃ．ＦａｌｌＪｏｉｎｔＣｏｍｐｕ
ｔｅｒＣｏｎｆ．２６，３３−４０］、または、ＴＨ
ＯＲＮＴＯＮ，Ｊ．Ｅ．［１９７０］．Ｄｅｓｉｇｎ
ｏｆａＣｏｍｐｕｔｅｒ，ｔｈｅＣｏｎｔｒｏｌ
Ｄａｔａ６６００，Ｓｃｏｔｔ，Ｆｏｒｅｓｍａ
ｎ，Ｇｌｅｎｖｉｅｗ，Ｉ１１．）

【０００８】つぎに、図５によって情報処理装置におけ
るプロセスの切り換え動作について説明する。この図５
において、５−１はＰＳＷ（ＰｒｏｇｒａｍＳｔａｔ
ｕｓＷｏｒｄ）、５−２はＩＣ（Ｉｎｓｔｒｕｃｔｉ
ｏｎＣｏｕｎｔｅｒ）、５−３はＧＲ（Ｇｅｎｅｒａ
ｌＲｅｇｉｓｔｅｒ：汎用レジスタ）、５−４はＣＢ
Ｐ（ＣｕｒｒｅｎｔＢｌｏｃｋＰｏｉｎｔｅｒ）、
５−５はＮＢＰ（ＮｅｗＢｌｏｃｋＰｏｉｎｔｅ
ｒ）、５−６はメモリである。マルチタスク環境を実現
している情報処理装置上で実行させるユーザープログラ
ムは、複数のプロセスという処理単位に分割され、共有
されているハードウェア資源の有効利用のために、プロ
セス毎にＣＰＵ時間が分割して処理されている。この図
５は（ａ）に示す最初にプロセスＡという処理が実行さ
れている時に、例外が発生し、シーケンスＡによってプ
ロセスＢの実行に切り替わり、プロセスＢの実行が終了
し、シーケンスＢによってプロセスＡの実行に切り替わ
るまでを示している。

【０００９】そして、プロセスは、常にコンテクストと
いう実行状態を示す情報を保持し、そのプロセスが実行
中の場合は、そのコンテクストがハードウェアで用意さ
れている図５の（ｂ）に示すＰＳＷ５−１，ＩＣ５−
２，ＧＲ５−３といったＣＰＵ内の高速な格納領域に存
在する。このコンテクストは、主にＰＳＷ５−１，ＩＣ
５−２，ＧＲ５−３に格納されるべき値で構成される構
造データである。ここで、ＰＳＷ５−１はそのプロセス
の状態を示すかあるいはそのプロセスが割込受付を可能
とするかを示すフラグ群等で構成される。ＩＣ５−２は
そのプロセスで現在実行されている次の命令が存在する
メモリ中のアドレスを示す。ＧＲ５−３は汎用レジスタ
の値である。そして、現存する情報処理装置の中で、コ
ンテクストとして以上の３つを含んでいるものがほとん
どである。シーケンスＡはプロセスＡのコンテクストを
メモリに退避後、プロセスＢのコンテクストをメモリ６
からロードする。逆に、シーケンスＢはプロセスＢのコ
ンテクストをメモリに退避後、プロセスＡのコンテクス
トをメモリ６からロードする。

【００１０】シーケンスＡについて、図５の（ｂ）を参
照しさらに詳しく説明する。新たに登場してくるＣＢＰ
５−４，ＮＢＰ５−５というＣＰＵ内に存在する格納領
域には、現在実行中のプロセスＡのコンテクストが退避
するためのメモリ中のアドレスが保持され、ＮＢＰ５−
５には、実行中プロセス退避後に新たに実行されるプロ
セスのコンテクストが存在するメモリ中のアドレスを保
持している。これらＣＢＰ５−４，ＮＢＰ５−５の値
は、通常、オペレーティング・システムと呼ばれるソフ
トウェアによって管理される。そして、プロセスＡのコ
ンテクストがＣＰＵ内の格納領域、ＰＳＷ５−１，ＩＣ
５−２，ＧＲ５−３に格納されている。すなわち、プロ
セスＡが実行中である時に例外が発生し、プロセスＡの
コンテクストをＣＢＰ５−４で示されているメモリ５−
６上のアドレスにのように退避する。その後、プロセ
スＢのコンテクストをメモリ５−６上のＮＢＰ５−５で
示されているメモリ６上のアドレスからのようにロー
ドしてくる。

【００１１】以上説明したように、例外が発生した場合
でもコンテクストの値が正確に保持されている限り、プ
ロセスＡの再開時の正当性は保証される。

【００１２】

【発明が解決しようとする課題】上述した従来の情報処
理装置では、図４で説明した構成の計算機の構造による
理由から課題が発生する。すなわち、命令発行ステージ
以降の命令実行順序の保証が困難となることから、ＩＣ
更新タイミングが命令発行ステージである必要があるこ
とである。その結果、例外が発生した場合のＩＣ値の正
当性保証が困難になることから、例外が発生して退避さ
れたプロセスの再開が困難になるという課題があった。
その課題による最も大きなインパクトは、仮想記憶機能
をオペレーティング・システムが享受できないことであ
る。そのメカニズムについて、図５を参照して説明す
る。プロセスＡでメモリアクセス命令を実行している時
に、ＴＬＢを索引した結果、そのアクセスするアドレス
が実メモリ上に存在しないことが判明した場合、そのメ
モリアクセス命令で例外が発生する。この種の例外を、
ページ不在例外と呼ぶことが多い。その例外発生によっ
て、シーケンスＡが起動しプロセスＢに切り替わる。そ
して、このプロセスＢは、プロセスＡの例外発生メモリ
アクセス命令が必要とするメモリ空間を、ディスク等の
二次記憶から実メモリ上にロードし、ＴＬＢに対して要
求したメモリ空間が実メモリ上に存在するようにＴＬＢ
を書き換える。この操作は、ＴＬＢのページに対応する
ＴＬＢのエントリ中の存在／不在を示すビットを書き換
えることを意味する。このプロセスＢの処理が終了する
とシーケンスＢによってプロセスＡに実行制御が移行す
る。プロセスＡでは、ページ不在例外を発生させたメモ
リアクセス命令の実行から再開される。このような機能
をハードウェアが提供することによって、プロセスＡを
プログラムする設計者は、二次記憶も実記憶のように考
えることが可能で、そのためのプログラミングの容易
さ、実記憶管理の容易さという大きな効果を生む。この
機能に代表されるものを一般に仮想記憶機能と呼んでい
る。

【００１３】ところが、図４のようなスーパーパイプラ
イン方式の情報処理装置では、シーケンスＢによってプ
ロセスＡの例外発生命令から実行を再開させることは不
可能である。その最も大きな原因はシーケンスＡでプロ
セスＡのコンテクストを正確に保存できないことであ
り、その中でもＩＣの不正確さは大きな影響を与える。
この動作を図６のタイムチャートで説明する。まず、図
６は図４のスーパーパイプライン計算機で例外が発生し
た場合の、ＩＣ更新タイミングについて説明している。

【００１４】この図６において、Ａステージから順にメ
モリアクセス命令１，命令２，命令３が連続して処理さ
れて、ＤステージからＭ１ステージに落ちるサイクル
（５）、（６）、（７）がＩＳＳＵＥタイミングとな
る。その１サイクル後、すなわち、サイクル（６）、
（７）、（８）でＩＣ更新指示信号が発生し、更にその
１サイクル後にＩＣが＋４づつカウント・アップされ
る。なお、図６において、記号＊は命令２で割込発生を
示す。そして、最も遅い場合、例外は命令２の場合、Ｍ
６ステージのサイクル（１２）で発生する。発生した
後、後続命令は全てキャンセルされ、更に先行する命令
の実行が完了した後で、図５で説明したシーケンスＡの
ような割込シーケンスが起動する。しかし、その割込シ
ーケンスでコンテクストとして退避されるＩＣの値は、
命令３の次の命令を示しているので、図５で説明したよ
うなシーケンスＢによる再開は不可能である。そこで、
図２のように例外が発生しないことを確認するまで、後
続命令の発行を延期する方式が考えられる。すなわち、
例外発生のないことを確認していることを示すフラグを
用意し、命令１がＭ６ステージを通過したときに、その
フラグをリセットし（サイクル（１１））、そのフラグ
を見て後続の命令２の発行を延期する制御を採用する。

【００１５】そして、この方式を採用した場合、メモリ
アクセス命令発行後の全命令の発行は８サイクル後とな
り、性能上非常に影響が大きい。しかし、その方式を採
用した場合に図２で示しているように、命令２でＭ６ス
テージで例外が発生した時に、（サイクル（１９））Ｉ
Ｃの値は、命令２によるＩＣ更新がキャンセルされるの
で、割込シーケンスが発生した時には、命令２を指して
いる。よって、命令２からの再開可能となる。

【００１６】以上の説明をまとめると、例外処理の正確
化のためには、性能が低下するというジレンマがあるこ
とが結論づけられる。すなわち、例外処理の正確化を重
視した構成が図３の汎用機方式で、性能を重視した構成
が図４のスーパーパイプライン方式ということが概ね言
える。

【００１７】

【課題を解決するための手段】本発明の情報処理装置
は、命令発行後のメモリアクセスが複数段のステージで
処理され、先行する命令の処理が完了しないうちに、次
の命令発行が可能なパイプライン処理を行う情報処理装
置において、予め定められた命令によって変更可能であ
る第１のフラグと、この第１のフラグの値に応じてメモ
リアクセスに関係する処理を行う第１の命令の例外検出
処理の終了までこの第１の命令に後続する第２の命令の
発行による命令カウンタの更新を延期する制御手段を備
えるものである。また、本発明の別の発明による情報処
理装置は、命令発行後の演算が複数段のステージで処理
され、先行する演算命令の処理が完了しないうちに次の
命令発行が可能なパイプライン処理を行う情報処理装置
において、予め定められた命令によって変更可能である
第２のフラグと、この第２のフラグの値に応じて演算に
関係する処理を行う第３の命令の例外検出処理の終了ま
でこの第３の命令に後続する第４の命令発行による命令
カウンタの更新を延期する制御手段を備えるものであ
る。

【００１８】

【作用】本発明の第１の発明においては、ソフトウェア
にメモリアクセス系例外正確化を意識した命令実行をハ
ードウェアに指示でき、また、第２の発明においては、
メモリ系例外正確化と同様に第２のフラグの操作によっ
て、例外正確化必要な実行部分をプログラム開発者に指
定させることによって、性能を低下させること無しに演
算例外の正確化を実現する。

【００１９】

【実施例】図１は本発明の一実施例を示すブロック図
で、図４で説明したスーパーパイプライン型計算機をベ
ースにして本発明を実現した例を示すものである。この
図１において、１は命令パイプライン制御部、２はＰＳ
Ｗ、３は「ＩＳＳＵＥ」フラグ、４はＩＣ更新フラグ、
５はＩＣ更新延期フラグ、６はＩＣ（Ｉｎｓｔｒｕｃｔ
ｉｏｎＣｏｕｎｔｅｒ）、７は割込シーケンス制御
部、８は＋４インクレメンタ、９はメモリ系例外検出
部、１０はＡステージの命令レジスタ、１１はＢステー
ジの命令レジスタ、１２はＣステージの命令レジスタ、
１３はＤステージの命令レジスタ、１４はＭ１ステージ
の命令レジスタ、１５はＭ２ステージの命令レジスタ、
１６はＭ３ステージの命令レジスタ、１７はＭ４ステー
ジの命令レジスタ、１８はＭ５ステージの命令レジス
タ、１９はＭ６ステージの命令レジスタ、２０はＭ７ス
テージの命令レジスタ、２１，２２，２３はＡＮＤ回
路、２４，２５はＯＲ回路である。

【００２０】そして、命令発行後のメモリアクセスが複
数段のステージで処理され、先行する命令の処理が完成
しないうちに、次の命令発行が可能なパイプライン処理
を行う情報処理装置において、図１のＰＳＷ２における
斜線部分は、予め定められた命令によって変更可能であ
る第１のフラグであり、ＩＣ更新フラグ４とＩＣ更新延
期フラグ５およびＡＮＤ回路２１〜２３ならびにＯＲ回
路２４，２５は、この第１のフラグの値に応じてメモリ
アクセスに関係する処理を行う第１の命令の例外検出処
理の終了までこの第１の命令に後続する第２の命令の発
行による命令カウンタの更新を延期する制御手段を構成
している。また、命令発行後の演算が複数段のステージ
で処理され、先行する演算命令の処理が完了しないうち
に、次の命令発行が可能なパイプライン処理を行う情報
処理装置において、図１のＰＳＷ２における斜線部分
は、予め定められた命令によって変更可能である第２の
フラグであり、ＩＣ更新フラグ４とＩＣ更新延期フラグ
５およびＡＮＤ回路２１〜２３ならびにＯＲ回路２４，
２５は、この第２のフラグの値に応じて演算に関係する
処理を行う第３の命令の例外検出処理の終了までこの第
３の命令に後続する第４の命令発行による命令カウンタ
の更新を延期する制御手段を構成している。

【００２１】つぎにこの図１に示す実施例の動作を説明
する。まず、ここでは、Ａステージの命令レジスタ１０
からＤステージの命令レジスタ１３で命令発行までの様
々な制御を命令パイプライン制御部１が行う。この命令
パイプラインの各ステージへの指示信号を送出する信号
線１１０，１１１，１１２，１１３はＡ〜Ｄステージの
パイプラインの流れを止めるホールド信号である。この
命令パイプライン制御部１によって命令発行タイミング
が決定し、その指示が信号線１００３によって送出さ
れ、「ＩＳＳＵＥ」フラグ３が点灯する。さらに、次の
サイクルでＩＣ更新フラグ４が信号線３０４０によって
点灯する。また、この信号線３０４０はＡＮＤ回路２１
にも接続されている。そして、命令パイプライン制御部
１は信号線１０２１でＤステージに存在する命令がメモ
リアクセス命令であれば、「１」を送出する。更に、Ｐ
ＳＷ２中のあるメモリ系例外正確化フラグの指示を信号
線２０２１によってＡＮＤ回路２１に送る。よって、メ
モリアクセス命令の「ＩＳＳＵＥ」タイミングで、か
つ、メモリ系例外正確化フラグが点灯しているときに、
ＩＣ更新延期フラグ５がセットされる。更に、ＡＮＤ回
路２２，２３，ＯＲ回路２４によって、以下に説明する
ような動作を実現する。つまり、メモリ系例外正確化フ
ラグが点灯していない場合、ＩＣ更新フラグ４の点灯タ
イミングで信号線２４０６が「１」を送出し、信号線６
０６０，８０６０と＋４インクレメンタ８によって、Ｉ
Ｃ６の値が「４」だけ増加する。

【００２２】つぎに、メモリ系例外正確化フラグが点灯
している場合、ＩＣ更新フラグ４の信号は、ＩＣ更新延
期フラグ５の点灯によってＩＣ６の値を更新することが
できずに、更新指示信号がＡＮＤ回路２２によって消滅
してしまう。しかし、ＩＣ更新要求そのものは、ＩＣ更
新延期フラグ５に保持され、信号線９０２５によって送
られてくるメモリ系例外無検出を示す信号によってＡＮ
Ｄ回路２３を通じて信号線２４０６が「１」を送出しＩ
Ｃ６の値が更新される。そして、Ｍ６ステージに到達し
たメモリアクセス命令は信号線１９０９で、Ｍ６ステー
ジの命令レジスタ１９の制御情報をメモリ系例外検出部
９で解析する。ここで、もし、例外が発生すればメモリ
系例外発生信号９００７に「１」を送出し、発生しなけ
ればメモリ系例外無検出の信号線９０２５に「１」を送
出する。例外発生時には、信号線９００７がメモリ系例
外発生を割込シーケンス制御部７に通知し、割込シーケ
ンスを起動する。そして、例外発生時に、ＩＣ更新延期
フラグ５に保存してあった更新要求が信号線９００７，
ＯＲ回路２５，信号線２５０５を介してリセットされ、
ＩＣ６の更新要求はキャンセルされるが、メモリ系例外
無検出の信号線９０２５によって確認されると、ＩＣ更
新延期フラグ５が同様にリセットされ、それと同時にＡ
ＮＤ回路２３，信号線２３２４，ＯＲ回路２４，信号線
２４０６を介してＩＣ６の値が更新される。

【００２３】つぎに、命令１と例外を発生する命令２お
よび命令３の本発明の実施例における連続動作について
図２のタイム・チャートに沿って説明する。なお、この
動作中は、ＰＳＷ２のメモリ系例外正確化フラグが点灯
中であり、命令１，命令２はメモリアクセス命令であ
り、命令３は任意の命令である。まず、命令１は、サイ
クル（５）でＤステージに到達し、「ＩＳＳＵＥ」さ
れ、次のサイクル（６）ではＩＣ更新フラグ４を点灯さ
せる。しかし、メモリ系例外正確化フラグ点灯中なの
で、そのＩＣ更新要求がそのまま受付けられずに、ＩＣ
更新延期フラグ５がサイクル（６）でセットされる。そ
の後、命令１はサイクル（１１）でＭ６ステージに到達
し、そこで例外が発生しなかったため、メモリ系例外無
検出信号によって、ＩＣが更新され、ＩＣ更新延期フラ
グ５がリセットされる（サイクル（１２））。つぎに、
その１サイクル後（サイクル（１３））、命令２が「Ｉ
ＳＳＵＥ」される。そして、命令１と同様にＩＣ更新が
延期されＭ６ステージまで到達するが、そこで例外が発
生し、メモリ系例外発生信号によって命令２と後続の命
令３がキャンセルされる（サイクル（２０））。その
後、命令「１」以前の命令の実行が完了した後、割込シ
ーケンス制御部７によって、割込シーケンスが起動され
る。このときに退避されるＩＣの値は例外を発生させた
命令を指しているため、再開可能となる。

【００２４】そして、図１では、本発明による実施例の
構成をメモリアクセス側に絞って更に詳しく説明してい
る。この図１で示している実施例の動作について補足す
ると、メモリアクセスの際に発生する例外は、Ｍ６ステ
ージ以降では発生しない。すなわち、Ｍ７ステージに命
令がキャンセルされずに到着したなら、その命令は例外
を起こさずに正常終了すると判断できる。また、説明の
簡略化のため、メモリはバイト・アドレッシングであ
り、命令長はすべて４バイトとする。

【００２５】このように、本発明は命令発行後のメモリ
アクセスに関係する処理が複数段のステージにまたが
り、先行する命令の処理が完了しないうちに、次の命令
実行が可能な情報処理装置においては、命令によって書
き込み可能である第１のフラグと、この第１のフラグの
値によっては、あるメモリアクセスに関係する処理を必
要とする第１の命令が例外を発生する可能性がなくなる
まで、後続する第２の命令の発行による命令カウンタの
更新を延期させる制御手段を有することによって、ソフ
トウェアにメモリアクセス系例外正確化を意識した命令
実行をハードウェアに指示できるようにする。すなわ
ち、メモリ系の例外正確化が必要な実行部分をプログラ
ム開発者が認識し、その部分だけ第１のフラグの書換に
よって後続する命令のＩＣ更新を延期させることで、性
能を低下させることなく例外正確化が実現する。これに
よって、課題で述べたジレンマが解消できる。

【００２６】一方、命令発行後の演算処理が複数段のス
テージにまたがり、先行する演算命令の処理が完了しな
いうちに次の命令実行が可能な情報処理装置において、
命令によって書き込み可能である第２のフラグと、この
第２のフラグの値によっては、演算処理を必要とする第
３の命令が例外を発生する可能性がなくなるまで、後続
する第４の命令の発行による命令カウンタの更新を延期
させる制御手段を有することで、メモリ系例外正確化と
同様に第２のフラグの操作によって、例外正確化必要な
実行部分をプログラム開発者に指定させる。これによっ
て、性能を低下させること無しに演算例外の正確化が実
現できる。そして、このような命令制御をハードウェア
が提供し、例えば、ページ不在例外の発生をプログラム
開発者、あるいは、オペレーティング・システム設計者
が予測できれば、または、ページ不在例外発生するかど
うかが不明の部分を絞り込むことができれば、本発明は
大きな効果を発揮する。

【００２７】

【発明の効果】以上説明したように本発明は、ソフトウ
ェアにメモリアクセス系例外正確化を意識した命令実行
をハードウェアに指示できるようになし、また、メモリ
系例外正確化と同様に第２のフラグの操作によって、例
外正確化必要な実行部分をプログラム開発者に指定させ
るようにしたので、性能を大幅に低下させることなく、
例外処理後の再開が可能となり、プログラミングとマル
チタスク管理の容易さという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１の動作説明に供する本発明によるスーパー
パイプライン方式における命令の連続発行のタイミング
についての説明図である。

【図３】汎用計算機におけるパイプラインの構成例を示
す説明図である。

【図４】スーパーパイプライン方式での命令パイプライ
ンの構成例を示す説明図である。

【図５】情報処理装置におけるプロセスのコンテクスト
切り替え処理を示す説明図である。

【図６】従来のスーパーパイプライン方式における命令
の連続発行のタイミングについての説明図である。

【符号の説明】

１命令パイプライン制御部２ＰＳＷ３ＩＳＳＵＥフラグ４ＩＣ更新フラグ５ＩＣ更新延期フラグ２１〜２３ＡＮＤ回路２４，２５ＯＲ回路

Claims

【特許請求の範囲】

【請求項１】命令発行後のメモリアクセスが複数段の
ステージで処理され、先行する命令の処理が完了しない
うちに次の命令発行が可能なパイプライン処理を行う情
報処理装置において、予め定められた命令によって変更
可能である第１のフラグと、この第１のフラグの値に応
じてメモリアクセスに関係する処理を行う第１の命令の
例外検出処理の終了までこの第１の命令に後続する第２
の命令の発行による命令カウンタの更新を延期する制御
手段を備えることを特徴とする情報処理装置。
【請求項２】命令発行後の演算が複数段のステージで
処理され、先行する演算命令の処理が完了しないうちに
次の命令発行が可能なパイプライン処理を行う情報処理
装置において、予め定められた命令によって変更可能で
ある第２のフラグと、この第２のフラグの値に応じて演
算に関係する処理を行う第３の命令の例外検出処理の終
了までこの第３の命令に後続する第４の命令発行による
命令カウンタの更新を延期する制御手段を備えることを
特徴とする情報処理装置。