JPH0520198A - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JPH0520198A JPH0520198A JP3168145A JP16814591A JPH0520198A JP H0520198 A JPH0520198 A JP H0520198A JP 3168145 A JP3168145 A JP 3168145A JP 16814591 A JP16814591 A JP 16814591A JP H0520198 A JPH0520198 A JP H0520198A
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Abstract
(57)【要約】
【目的】 アドレス変換の動作に於て、同時に２つの論
理アドレスを物理アドレスに変換することにより処理速
度を向上させることを目的とする。 【構成】 ２ポートの連想メモリセル102を備えた連想
記憶装置140は論理アドレスを記憶しており、かつ２つ
の入力論理アドレスA,Bとの比較を行う。２ポートのラ
ンダムアクセスメモリ141は一致検出信号線109a,109b
が"H"レベルのときに記憶している物理アドレスを出力
する。これにより同時に２つのアドレス変換が行えるよ
うになり、処理速度を向上させることができる。
理アドレスを物理アドレスに変換することにより処理速
度を向上させることを目的とする。 【構成】 ２ポートの連想メモリセル102を備えた連想
記憶装置140は論理アドレスを記憶しており、かつ２つ
の入力論理アドレスA,Bとの比較を行う。２ポートのラ
ンダムアクセスメモリ141は一致検出信号線109a,109b
が"H"レベルのときに記憶している物理アドレスを出力
する。これにより同時に２つのアドレス変換が行えるよ
うになり、処理速度を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、一致検出信号線を備え
た連想メモリセルからなる連想記憶装置とランダムアク
セスメモリによって構成されたアドレス変換装置に関す
るものである。
た連想メモリセルからなる連想記憶装置とランダムアク
セスメモリによって構成されたアドレス変換装置に関す
るものである。
【０００２】
【従来の技術】一般に仮想記憶対応の情報処理装置にお
いては、一度変換した論理アドレスと物理アドレスの対
をアドレス変換装置に登録しておき、それ以降のアドレ
ス変換を高速に行なうようにしている。しかしながら情
報処理装置がパイプラインで動作している場合には、命
令のアドレスとデータのアドレスを同時に変換する必要
が生じる。その場合には、アドレス変換を行なう優先度
をつけておき、一方のアドレス変換が終了後にもう一方
のアドレス変換を行なうといった方法が用いられる。
いては、一度変換した論理アドレスと物理アドレスの対
をアドレス変換装置に登録しておき、それ以降のアドレ
ス変換を高速に行なうようにしている。しかしながら情
報処理装置がパイプラインで動作している場合には、命
令のアドレスとデータのアドレスを同時に変換する必要
が生じる。その場合には、アドレス変換を行なう優先度
をつけておき、一方のアドレス変換が終了後にもう一方
のアドレス変換を行なうといった方法が用いられる。
【０００３】図３は従来のアドレス変換装置の構成を示
すブロック図である。図３において、330i（i＝１〜
ｍ）はアドレス変換装置の１ワード分で、340はｍワー
ド分の連想記憶装置、141はｍワード分のランダムアク
セスメモリを示しており、図３はｍワードからなるアド
レス変換装置である。また、301はデコーダ、303は連想
メモリセル302i（i＝１〜ｎ）からなる1ワードをｎビッ
トとする連想メモリセルアレイであり論理アドレスが記
憶されている。304は連想メモリセル302iへのデータ書
き込み用ワード線、305はデータの書き込み信号線、306
i,307i（i＝１〜ｎ）はビット線、309は入力データ308i
（i＝１〜ｎ）と記憶データとのワード単位の一致検出
信号線、310はワード単位の一致検出信号線309を増幅す
るためのセンスアンプ、311はプリチャージ回路、312i
（i＝１〜ｎ）はビット線制御回路、313はワード単位の
一致検出信号線309を所定の電位にプリチャージするプ
リチャージ信号線、314はセンスアンプ310の出力、315i
（i＝１〜ｎ）は論理アドレスAi、Bi（i＝１〜ｎ）をそ
の優先度に従って選択するアドレスマルチプレクサ、31
6は書き込みワード選択信号線である。また、317は連想
メモリセルへのデータ書き込み用ワード線304とセンス
アンプ310の出力314を入力とするORゲート、318はラン
ダムアクセスメモリのワード線、321i、322i（i＝１〜
ｎ）はビット線、323i（i＝１〜ｎ）はビット線321i、3
22i（i＝１〜ｎ）のプリチャージ回路、325i（i＝１〜
ｎ）は読みだし／書き込み回路、326はメモリセル324i
（i＝１〜ｎ）からなる1ワードをｎビットとするメモリ
セルアレイであり物理アドレスを記憶している。327i
（i＝１〜ｎ）はランダムアクセスメモリの入出力デー
タである。
すブロック図である。図３において、330i（i＝１〜
ｍ）はアドレス変換装置の１ワード分で、340はｍワー
ド分の連想記憶装置、141はｍワード分のランダムアク
セスメモリを示しており、図３はｍワードからなるアド
レス変換装置である。また、301はデコーダ、303は連想
メモリセル302i（i＝１〜ｎ）からなる1ワードをｎビッ
トとする連想メモリセルアレイであり論理アドレスが記
憶されている。304は連想メモリセル302iへのデータ書
き込み用ワード線、305はデータの書き込み信号線、306
i,307i（i＝１〜ｎ）はビット線、309は入力データ308i
（i＝１〜ｎ）と記憶データとのワード単位の一致検出
信号線、310はワード単位の一致検出信号線309を増幅す
るためのセンスアンプ、311はプリチャージ回路、312i
（i＝１〜ｎ）はビット線制御回路、313はワード単位の
一致検出信号線309を所定の電位にプリチャージするプ
リチャージ信号線、314はセンスアンプ310の出力、315i
（i＝１〜ｎ）は論理アドレスAi、Bi（i＝１〜ｎ）をそ
の優先度に従って選択するアドレスマルチプレクサ、31
6は書き込みワード選択信号線である。また、317は連想
メモリセルへのデータ書き込み用ワード線304とセンス
アンプ310の出力314を入力とするORゲート、318はラン
ダムアクセスメモリのワード線、321i、322i（i＝１〜
ｎ）はビット線、323i（i＝１〜ｎ）はビット線321i、3
22i（i＝１〜ｎ）のプリチャージ回路、325i（i＝１〜
ｎ）は読みだし／書き込み回路、326はメモリセル324i
（i＝１〜ｎ）からなる1ワードをｎビットとするメモリ
セルアレイであり物理アドレスを記憶している。327i
（i＝１〜ｎ）はランダムアクセスメモリの入出力デー
タである。
【０００４】連想メモリセルへの書き込み動作は、書き
込み信号線305及び書き込みワード選択信号線316を入力
とするデコーダ301によってワード線304が選択される。
選択されたワード線304では入力データ308i（i＝１〜
ｎ）をビット線制御回路312i（i＝１〜ｎ）を介して、
ビット線306i,307i（i＝１〜ｎ）に転送した後、連想メ
モリセルに書き込みが行われる。また、ランダムアクセ
スメモリへの書き込みは、ORゲート317を介してランダ
ムアクセスメモリのワード線318が"H"レベルになると、
325i（i＝１〜ｎ）を介して書き込みデータ327i（i＝１
〜ｎ）が書き込まれる。
込み信号線305及び書き込みワード選択信号線316を入力
とするデコーダ301によってワード線304が選択される。
選択されたワード線304では入力データ308i（i＝１〜
ｎ）をビット線制御回路312i（i＝１〜ｎ）を介して、
ビット線306i,307i（i＝１〜ｎ）に転送した後、連想メ
モリセルに書き込みが行われる。また、ランダムアクセ
スメモリへの書き込みは、ORゲート317を介してランダ
ムアクセスメモリのワード線318が"H"レベルになると、
325i（i＝１〜ｎ）を介して書き込みデータ327i（i＝１
〜ｎ）が書き込まれる。
【０００５】次に、２つの論理アドレスを変換する場合
のアドレス変換動作を示す。まず入力データをビット線
306i,307i（i＝１〜ｎ）に転送する前に、各ワードごと
にプリチャージ回路311によりワード単位の一致検出信
号線309を所定の電位にプリチャージしておく。そして
アドレスマルチプレクサ315i（i＝１〜ｎ）によってそ
の優先度に従って選択された論理アドレスAi,Bi（i＝１
〜ｎ）のうち一方が入力データとしてビット線制御回路
312（i＝１〜ｎ）を介してビット線306i,307i（i＝１〜
ｎ）に転送され、各ワードごとに比較動作が行われる。
例えば、ワード単位の一致検出信号線309を"H"レベルに
プリチャージして、連想メモリセルを各ビットごとに不
一致ならば"L"レベルを出力し、一致ならば高インピー
ダンス状態にするように構成しておれば、ワード単位の
一致検出信号線309は、ワード単位で一致ならば高イン
ピーダンスのままであり、ワード単位で不一致ならば"
L"レベルとなる。一致検出信号線309はセンスアンプ310
で増幅されて、出力信号線314となる。
のアドレス変換動作を示す。まず入力データをビット線
306i,307i（i＝１〜ｎ）に転送する前に、各ワードごと
にプリチャージ回路311によりワード単位の一致検出信
号線309を所定の電位にプリチャージしておく。そして
アドレスマルチプレクサ315i（i＝１〜ｎ）によってそ
の優先度に従って選択された論理アドレスAi,Bi（i＝１
〜ｎ）のうち一方が入力データとしてビット線制御回路
312（i＝１〜ｎ）を介してビット線306i,307i（i＝１〜
ｎ）に転送され、各ワードごとに比較動作が行われる。
例えば、ワード単位の一致検出信号線309を"H"レベルに
プリチャージして、連想メモリセルを各ビットごとに不
一致ならば"L"レベルを出力し、一致ならば高インピー
ダンス状態にするように構成しておれば、ワード単位の
一致検出信号線309は、ワード単位で一致ならば高イン
ピーダンスのままであり、ワード単位で不一致ならば"
L"レベルとなる。一致検出信号線309はセンスアンプ310
で増幅されて、出力信号線314となる。
【０００６】出力信号線314が"H"レベルの場合には、OR
ゲート317を介してランダムアクセスメモリのワード線3
18が"H"レベルになる。そしてワードに記憶されている
データがビット線321,322及び読みだし／書き込み回路3
25を介してデータ327として出力される。以上のように
してアドレス変換が行われる。さらに１つめのアドレス
変換が終了後に、待たされていたもう一方の論理アドレ
スがアドレスマルチプレクサ315i（i＝１〜ｎ）によっ
て選択され上述した方法によりアドレス変換が行われ
る。
ゲート317を介してランダムアクセスメモリのワード線3
18が"H"レベルになる。そしてワードに記憶されている
データがビット線321,322及び読みだし／書き込み回路3
25を介してデータ327として出力される。以上のように
してアドレス変換が行われる。さらに１つめのアドレス
変換が終了後に、待たされていたもう一方の論理アドレ
スがアドレスマルチプレクサ315i（i＝１〜ｎ）によっ
て選択され上述した方法によりアドレス変換が行われ
る。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
の連想メモリセルで構成したアドレス変換装置では、論
理アドレスを１つずつしか変換することが出来ないた
め、２つの論理アドレスを物理アドレスに変換する要求
が来たときに、その２つに優先順位を設け、どちらか一
方の変換をした後に更にもう一方の変換を行うために、
どちらかの論理アドレスを待たせてしまうという問題が
あり、処理速度の低下を招く原因となっていた。
の連想メモリセルで構成したアドレス変換装置では、論
理アドレスを１つずつしか変換することが出来ないた
め、２つの論理アドレスを物理アドレスに変換する要求
が来たときに、その２つに優先順位を設け、どちらか一
方の変換をした後に更にもう一方の変換を行うために、
どちらかの論理アドレスを待たせてしまうという問題が
あり、処理速度の低下を招く原因となっていた。
【０００８】本発明の目的は、従来の課題を解決し、１
つのアドレス変換装置で同時に２つのアドレス変換を可
能とするアドレス変換装置を提供することである。
つのアドレス変換装置で同時に２つのアドレス変換を可
能とするアドレス変換装置を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のアドレス変換装置は、論理アドレスを記憶
する記憶部と、前記論理アドレスと第１の入力論理アド
レスとの比較を行う第１の比較部と、前記論理アドレス
と第２の入力論理アドレスとの比較を行う第２の比較部
と、前記論理アドレスと前記第１の入力論理アドレスが
一致したか否かを示す第１の一致検出信号線と、前記論
理アドレスと前記第２の入力論理アドレスが一致したか
否かを示す第２の一致検出信号線を各々エントリとする
連想記憶装置と、物理アドレスを記憶する記憶部と、前
記第１の比較部で一致が検出された場合に前記物理アド
レスを前記第１の入力論理アドレスに対応する物理アド
レスとして出力する第１の出力部と、前記第２の比較部
で一致が検出された場合に前記物理アドレスを前記第２
の入力論理アドレスに対応する物理アドレスとして出力
する第２の出力部とを各々エントリとするランダムアク
セスメモリを備え、２つの論理アドレスを同時に物理ア
ドレスに変換することを特徴とする。
に、本発明のアドレス変換装置は、論理アドレスを記憶
する記憶部と、前記論理アドレスと第１の入力論理アド
レスとの比較を行う第１の比較部と、前記論理アドレス
と第２の入力論理アドレスとの比較を行う第２の比較部
と、前記論理アドレスと前記第１の入力論理アドレスが
一致したか否かを示す第１の一致検出信号線と、前記論
理アドレスと前記第２の入力論理アドレスが一致したか
否かを示す第２の一致検出信号線を各々エントリとする
連想記憶装置と、物理アドレスを記憶する記憶部と、前
記第１の比較部で一致が検出された場合に前記物理アド
レスを前記第１の入力論理アドレスに対応する物理アド
レスとして出力する第１の出力部と、前記第２の比較部
で一致が検出された場合に前記物理アドレスを前記第２
の入力論理アドレスに対応する物理アドレスとして出力
する第２の出力部とを各々エントリとするランダムアク
セスメモリを備え、２つの論理アドレスを同時に物理ア
ドレスに変換することを特徴とする。
【００１０】
【作用】本発明は、上記の構成により、同時に２つの論
理アドレスを物理アドレスに変換することが可能とな
り、処理速度の向上を図ることができる。
理アドレスを物理アドレスに変換することが可能とな
り、処理速度の向上を図ることができる。
【００１１】
【実施例】以下本発明の一実施例のアドレス変換装置に
ついて、図面を参照しながら説明する。図１は本発明の
実施例におけるアドレス変換装置のブロック図を示すも
のである。
ついて、図面を参照しながら説明する。図１は本発明の
実施例におけるアドレス変換装置のブロック図を示すも
のである。
【００１２】図１において、103は連想メモリセル102
（i＝１〜ｎ）からなる論理アドレスを記憶する連想メ
モリセルアレイ、126はメモリセル124i（i＝１〜ｎ）か
らなる物理アドレスを記憶するメモリセルアレイ、130i
（i＝１〜ｍ）はアドレス変換装置の１ワード分で、140
はｍワード分の連想記憶装置、141はｍワード分のラン
ダムアクセスメモリを示しており、図１はｍワードから
なるアドレス変換装置である。
（i＝１〜ｎ）からなる論理アドレスを記憶する連想メ
モリセルアレイ、126はメモリセル124i（i＝１〜ｎ）か
らなる物理アドレスを記憶するメモリセルアレイ、130i
（i＝１〜ｍ）はアドレス変換装置の１ワード分で、140
はｍワード分の連想記憶装置、141はｍワード分のラン
ダムアクセスメモリを示しており、図１はｍワードから
なるアドレス変換装置である。
【００１３】また、101はデコーダ、104はデータ書き込
み用のワード線、105は書き込み信号線、115は書き込み
ワード選択信号線、106ai,106bi,107ai,107bi（i＝１〜
ｎ）はビット線、109a,109bは入力データAi,Bi（i＝１
〜ｎ）と記憶データとのワード単位の一致検出信号線、
110a,110bはワード単位の一致検出信号線109a,109bを増
幅するためのセンスアンプ、111a,111bはプリチャージ
回路、112ai,112bi（i＝１〜ｎ）はビット線制御回路、
113はワード単位の一致検出信号線109a,109bを所定の電
位にプリチャージするプリチャージ信号線、114a,114b
はセンスアンプ110a,110bの出力を示している。
み用のワード線、105は書き込み信号線、115は書き込み
ワード選択信号線、106ai,106bi,107ai,107bi（i＝１〜
ｎ）はビット線、109a,109bは入力データAi,Bi（i＝１
〜ｎ）と記憶データとのワード単位の一致検出信号線、
110a,110bはワード単位の一致検出信号線109a,109bを増
幅するためのセンスアンプ、111a,111bはプリチャージ
回路、112ai,112bi（i＝１〜ｎ）はビット線制御回路、
113はワード単位の一致検出信号線109a,109bを所定の電
位にプリチャージするプリチャージ信号線、114a,114b
はセンスアンプ110a,110bの出力を示している。
【００１４】また、116はバッファ、117は104及び114b
を入力とするORゲート、118a,118bはランダムアクセス
メモリのワード線、121ai,121bi,122ai,122bi（i＝１〜
ｎ）はビット線、123i（i＝１〜ｎ）はビット線121ai,1
21bi,122ai,122bi（i＝１〜ｎ）のプリチャージ回路、1
27ai,127bi（i＝１〜ｎ）はランダムアクセスメモリの
入出力データ、125i（i＝１〜ｎ）は読みだし／書き込
み回路である。
を入力とするORゲート、118a,118bはランダムアクセス
メモリのワード線、121ai,121bi,122ai,122bi（i＝１〜
ｎ）はビット線、123i（i＝１〜ｎ）はビット線121ai,1
21bi,122ai,122bi（i＝１〜ｎ）のプリチャージ回路、1
27ai,127bi（i＝１〜ｎ）はランダムアクセスメモリの
入出力データ、125i（i＝１〜ｎ）は読みだし／書き込
み回路である。
【００１５】また図２は図１の連想メモリセル102の一
構成例を示す回路図である。図２において、220はデー
タを記憶する記憶部、221は入力データと記憶データと
の比較を行う比較回路部で、221aは第１の比較部、221b
は第２の比較部である。メモリ回路部220はインバータ2
03,204、NチャンネルMOSFET201,202から構成されてお
り、205,206は記憶データである。比較回路部221は、N
チャンネルMOSFET207,208,209,210,211,212から構成さ
れている。102は、比較／ライトポート（ビット線 106
b,107b）及び比較ポート（ビット線106a,107a）を有す
る連想メモリセルである。またメモリセル124i（i＝１
〜ｎ）はリード／ライトポート（ビット線121b,122b）
及びリードポート（ビット線121a,122a）を有するもの
とする。
構成例を示す回路図である。図２において、220はデー
タを記憶する記憶部、221は入力データと記憶データと
の比較を行う比較回路部で、221aは第１の比較部、221b
は第２の比較部である。メモリ回路部220はインバータ2
03,204、NチャンネルMOSFET201,202から構成されてお
り、205,206は記憶データである。比較回路部221は、N
チャンネルMOSFET207,208,209,210,211,212から構成さ
れている。102は、比較／ライトポート（ビット線 106
b,107b）及び比較ポート（ビット線106a,107a）を有す
る連想メモリセルである。またメモリセル124i（i＝１
〜ｎ）はリード／ライトポート（ビット線121b,122b）
及びリードポート（ビット線121a,122a）を有するもの
とする。
【００１６】以上のように構成されたアドレス変換装置
について、以下図１及び図２を用いてその動作を説明す
る。
について、以下図１及び図２を用いてその動作を説明す
る。
【００１７】連想メモリセルへの書き込み動作は、書き
込みデータBi（i＝１〜ｎ）をビット線制御回路112bi
（i＝１〜ｎ）を介して一方のビット線には直接、もう
一方のビット線には反転させて転送した後、デコーダ10
1により選択されたワード線104を"H"レベルにすること
で行われる。連想メモリセル102では、ＮチャンネルMOS
FET201,202を通してビット線106b,107bの入力データが
記憶データに転送される。ワード線104を"L"レベルにし
たとき、インバータ203,204がフリップフロップを構成
しているので書き込みデータは保持される。またランダ
ムアクセスメモリへの書き込み動作は、ORゲート117を
介してランダムアクセスメモリのワード線118が"H"レベ
ルになると、125i（i＝１〜ｎ）を介して書き込みデー
タ127bi（i＝１〜ｎ）が書き込まれる。
込みデータBi（i＝１〜ｎ）をビット線制御回路112bi
（i＝１〜ｎ）を介して一方のビット線には直接、もう
一方のビット線には反転させて転送した後、デコーダ10
1により選択されたワード線104を"H"レベルにすること
で行われる。連想メモリセル102では、ＮチャンネルMOS
FET201,202を通してビット線106b,107bの入力データが
記憶データに転送される。ワード線104を"L"レベルにし
たとき、インバータ203,204がフリップフロップを構成
しているので書き込みデータは保持される。またランダ
ムアクセスメモリへの書き込み動作は、ORゲート117を
介してランダムアクセスメモリのワード線118が"H"レベ
ルになると、125i（i＝１〜ｎ）を介して書き込みデー
タ127bi（i＝１〜ｎ）が書き込まれる。
【００１８】次に、２つの論理アドレスが同時に入力さ
れた場合の変換動作を以下に示す。一方の論理アドレス
Aiはビット線制御回路112ai（i＝１〜ｎ）を介してビッ
ト線106ai,107ai（i＝１〜ｎ）として入力され、もう一
方の論理アドレスBiはビット線制御回路112bi（i＝１〜
ｎ）を介してビット線106bi,107bi（i＝１〜ｎ）として
入力される。
れた場合の変換動作を以下に示す。一方の論理アドレス
Aiはビット線制御回路112ai（i＝１〜ｎ）を介してビッ
ト線106ai,107ai（i＝１〜ｎ）として入力され、もう一
方の論理アドレスBiはビット線制御回路112bi（i＝１〜
ｎ）を介してビット線106bi,107bi（i＝１〜ｎ）として
入力される。
【００１９】比較動作は入力データ106ai,106bi,107ai,
107bi（i＝１〜ｎ）が入力される前に、各ワード毎にプ
リチャージ回路111a,111bによりワード単位の一致検出
信号線109a,109bを"H"レベルの電位にプリチャージして
おく。そして入力データが入力されると各連想メモリセ
ル内で同時に、かつ２つのデータの比較動作が行われ
る。例えばビット線106aが"H"レベル、106bが"L"レベル
（ビット線107aが"L"レベル、107bが"H"レベル）で、記
憶データ205が"L"レベル（記憶データ206が"H"レベル）
ならば、ＮチャンネルMOSFET207,210,212は導通状態と
なるために一致検出信号線109aは接地されて"L"レベル
になり、一致検出信号線109bはプリチャージされたまま
の電位を保ち"H"レベルとなる。この様に、入力データ
と記憶データに１ビットでも不一致なビットがあればワ
ード単位の一致検出信号線は"L"レベルとなり、ワード
単位で全てのビットが一致した場合にだけ一致検出信号
線は"H"レベルとなる。そして一致検出信号線109a,109b
は、センスアンプ110a,110bで増幅された後、バッファ1
16、ORゲート117を介して２ポートのランダムアクセス
メモリのワード線となり、一致検出信号線109bが"H"レ
ベルの時に入力データ106bi,107biに対応する物理アド
レスが第１の出力部（不図示）から出力される。また一
致検出信号線109aが"H"レベルの時に入力データ106ai,1
07aiに対応する物理アドレスが第２の出力部（不図示）
から出力される。
107bi（i＝１〜ｎ）が入力される前に、各ワード毎にプ
リチャージ回路111a,111bによりワード単位の一致検出
信号線109a,109bを"H"レベルの電位にプリチャージして
おく。そして入力データが入力されると各連想メモリセ
ル内で同時に、かつ２つのデータの比較動作が行われ
る。例えばビット線106aが"H"レベル、106bが"L"レベル
（ビット線107aが"L"レベル、107bが"H"レベル）で、記
憶データ205が"L"レベル（記憶データ206が"H"レベル）
ならば、ＮチャンネルMOSFET207,210,212は導通状態と
なるために一致検出信号線109aは接地されて"L"レベル
になり、一致検出信号線109bはプリチャージされたまま
の電位を保ち"H"レベルとなる。この様に、入力データ
と記憶データに１ビットでも不一致なビットがあればワ
ード単位の一致検出信号線は"L"レベルとなり、ワード
単位で全てのビットが一致した場合にだけ一致検出信号
線は"H"レベルとなる。そして一致検出信号線109a,109b
は、センスアンプ110a,110bで増幅された後、バッファ1
16、ORゲート117を介して２ポートのランダムアクセス
メモリのワード線となり、一致検出信号線109bが"H"レ
ベルの時に入力データ106bi,107biに対応する物理アド
レスが第１の出力部（不図示）から出力される。また一
致検出信号線109aが"H"レベルの時に入力データ106ai,1
07aiに対応する物理アドレスが第２の出力部（不図示）
から出力される。
【００２０】以上のように、本実施例によれば、記憶さ
れている論理アドレスと入力された２つの論理アドレス
との各々の比較が同時に行える連想記憶装置140及び連
想記憶装置140からの一致信号にしたがって、対応する
物理アドレスを出力する２ポートのランダムアクセスメ
モリ141を設けることにより、１つのアドレス変換装置
で同時に２つの論理アドレスを物理アドレスに変換する
ことができる。また、この２つの論理アドレスを命令の
アドレスとデータのアドレスとすることにより、情報処
理装置がパイプラインで動作しているような場合でも、
アドレス変換がスムーズに行えることになる。
れている論理アドレスと入力された２つの論理アドレス
との各々の比較が同時に行える連想記憶装置140及び連
想記憶装置140からの一致信号にしたがって、対応する
物理アドレスを出力する２ポートのランダムアクセスメ
モリ141を設けることにより、１つのアドレス変換装置
で同時に２つの論理アドレスを物理アドレスに変換する
ことができる。また、この２つの論理アドレスを命令の
アドレスとデータのアドレスとすることにより、情報処
理装置がパイプラインで動作しているような場合でも、
アドレス変換がスムーズに行えることになる。
【００２１】なお、本実施例では同時に２つの論理アド
レスを物理アドレスに変換する装置について説明した
が、同時に３つ以上の論理アドレスを物理アドレスに変
換することも可能で、例えば３つ同時に変換するなら
ば、連想メモリセルへの入力であるビット線を正転入
力、反転入力合わせて６本とし、連想メモリセル内に第
１の比較部、第２の比較部、第３の比較部を設け、かつ
ランダムアクセスメモリを３ポートにすることにより同
時に３つの論理アドレスを物理アドレスに変換すること
が可能となる。
レスを物理アドレスに変換する装置について説明した
が、同時に３つ以上の論理アドレスを物理アドレスに変
換することも可能で、例えば３つ同時に変換するなら
ば、連想メモリセルへの入力であるビット線を正転入
力、反転入力合わせて６本とし、連想メモリセル内に第
１の比較部、第２の比較部、第３の比較部を設け、かつ
ランダムアクセスメモリを３ポートにすることにより同
時に３つの論理アドレスを物理アドレスに変換すること
が可能となる。
【００２２】また本実施例では、連想メモリセル102を
１つの比較／ライト可能ポートと１つの比較可能ポート
で構成し、ランダムアクセスメモリ124を１つのリード
／ライト可能ポートと１つのリード可能ポートで構成し
たが、連想メモリセルを２つのワード線と２つの比較／
ライト可能ポートで構成し、ランダムアクセスメモリを
２つのリード／ライト可能ポートで構成すれば、２つの
データを同時に書き込む構成にすることもできる。
１つの比較／ライト可能ポートと１つの比較可能ポート
で構成し、ランダムアクセスメモリ124を１つのリード
／ライト可能ポートと１つのリード可能ポートで構成し
たが、連想メモリセルを２つのワード線と２つの比較／
ライト可能ポートで構成し、ランダムアクセスメモリを
２つのリード／ライト可能ポートで構成すれば、２つの
データを同時に書き込む構成にすることもできる。
【００２３】
【発明の効果】以上のように本発明は、記憶されている
論理アドレスと入力された２つの論理アドレスとの各々
の比較が同時に行える連想記憶装置及び連想記憶装置か
らの一致信号にしたがって、対応する物理アドレスを出
力する２ポートのランダムアクセスメモリを設けること
により、１つのアドレス変換装置で同時に２つの論理ア
ドレスを物理アドレスに変換することができ、処理速度
を向上することができる。
論理アドレスと入力された２つの論理アドレスとの各々
の比較が同時に行える連想記憶装置及び連想記憶装置か
らの一致信号にしたがって、対応する物理アドレスを出
力する２ポートのランダムアクセスメモリを設けること
により、１つのアドレス変換装置で同時に２つの論理ア
ドレスを物理アドレスに変換することができ、処理速度
を向上することができる。
【図１】本発明の一実施例におけるアドレス変換装置の
ブロック図である。
ブロック図である。
【図２】同実施例における連想メモリセルの回路図であ
る。
る。
【図３】従来のアドレス変換装置のブロック図である。
109 一致検出信号線
140 連想記憶装置
141 ランダムアクセスメモリ
220 論理アドレス記憶回路部
221 比較回路部
Claims (3)
- 【請求項１】論理アドレスを記憶する記憶部と、前記論
理アドレスと第１の入力論理アドレスとの比較を行う第
１の比較部と、前記論理アドレスと第２の入力論理アド
レスとの比較を行う第２の比較部と、前記論理アドレス
と前記第１の入力論理アドレスが一致したか否かを示す
第１の一致検出信号線と、前記論理アドレスと前記第２
の入力論理アドレスが一致したか否かを示す第２の一致
検出信号線を各々エントリとする連想記憶装置と、物理
アドレスを記憶する記憶部と、前記第１の比較部で一致
が検出された場合に前記物理アドレスを前記第１の入力
論理アドレスに対応する物理アドレスとして出力する第
１の出力部と、前記第２の比較部で一致が検出された場
合に前記物理アドレスを前記第２の入力論理アドレスに
対応する物理アドレスとして出力する第２の出力部とを
各々エントリとするランダムアクセスメモリを備え、２
つの論理アドレスを同時に物理アドレスに変換すること
を特徴とするアドレス変換装置。 - 【請求項２】請求項１記載の連想記憶装置を少なくとも
１つの比較／ライト可能なポート及び少なくとも１つの
比較可能なポートを有する連想メモリセルから構成し、
ランダムアクセスメモリを少なくとも１つのリード／ラ
イト可能なポート及び少なくとも１つのリード可能なポ
ートを有するメモリセルから構成したことを特徴とする
アドレス変換装置。 - 【請求項３】請求項１記載の第１の入力論理アドレスお
よび前記第２の入力論理アドレスの一方を命令の論理ア
ドレス、もう一方をデータの論理アドレスとしたことを
特徴とするアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168145A JPH0520198A (ja) | 1991-07-09 | 1991-07-09 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168145A JPH0520198A (ja) | 1991-07-09 | 1991-07-09 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520198A true JPH0520198A (ja) | 1993-01-29 |
Family
ID=15862665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168145A Pending JPH0520198A (ja) | 1991-07-09 | 1991-07-09 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520198A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019525376A (ja) * | 2016-08-17 | 2019-09-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチスレッドモードにおける電力低減のための方法及び装置 |
-
1991
- 1991-07-09 JP JP3168145A patent/JPH0520198A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019525376A (ja) * | 2016-08-17 | 2019-09-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチスレッドモードにおける電力低減のための方法及び装置 |
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