JPH0520200A - アドレス変換バツフアエラー処理方式 - Google Patents
アドレス変換バツフアエラー処理方式Info
- Publication number
- JPH0520200A JPH0520200A JP3167963A JP16796391A JPH0520200A JP H0520200 A JPH0520200 A JP H0520200A JP 3167963 A JP3167963 A JP 3167963A JP 16796391 A JP16796391 A JP 16796391A JP H0520200 A JPH0520200 A JP H0520200A
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- JP
- Japan
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- error
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Abstract
(57)【要約】
【目的】アドレス変換バッファの読出しエラーが間歇的
なエラーであるなら、被疑故障箇所の切離し、または縮
退運転をせずに処理を継続させ、稼働の低下を防ぐ。 【構成】複数レベルのアドレス変換バッファ、例えばア
ドレス変換バッファ１２０，１３０を有するアドレス変
換バッファ装置１００の読出しデータをデータチェック
回路３２０または３３０でチェックし、このチェックに
よるエラー情報が今までのエラー情報と同じであるかの
情報とをエラー制御情報保持回路６００に与える。エラ
ー制御情報保持回路６００は初めてのエラーに対しては
実アドレスを生成して処理を継続させ、再度のエラーに
対しては縮退運転をさせて、実アドレスを生成して処理
を継続させる。
なエラーであるなら、被疑故障箇所の切離し、または縮
退運転をせずに処理を継続させ、稼働の低下を防ぐ。 【構成】複数レベルのアドレス変換バッファ、例えばア
ドレス変換バッファ１２０，１３０を有するアドレス変
換バッファ装置１００の読出しデータをデータチェック
回路３２０または３３０でチェックし、このチェックに
よるエラー情報が今までのエラー情報と同じであるかの
情報とをエラー制御情報保持回路６００に与える。エラ
ー制御情報保持回路６００は初めてのエラーに対しては
実アドレスを生成して処理を継続させ、再度のエラーに
対しては縮退運転をさせて、実アドレスを生成して処理
を継続させる。
Description
【０００１】
【産業上の利用分野】本発明はアドレス変換バッファの
エラー処理方式、特に仮想記憶を有する計算機システム
において仮想計算機が作る仮想アドレスを実計算機の実
アドレスに変換するアドレス変換バッファ制御装置のア
ドレス変換バッファのエラー処理方式に関する。
エラー処理方式、特に仮想記憶を有する計算機システム
において仮想計算機が作る仮想アドレスを実計算機の実
アドレスに変換するアドレス変換バッファ制御装置のア
ドレス変換バッファのエラー処理方式に関する。
【０００２】
【従来の技術】従来、この種のアドレス変換バッファの
エラー処理方式は、アドレス変換バッファから読出した
データにパリティエラーを検出したとき、システムを停
止させたくないときでもシステムを停止して、速やかに
被疑障害物を交換するか、アドレス変換バッファを複数
レベル分持ち、エラーを検出したとき被疑障害物を診断
装置に報告して切離してもらい縮退運転をしている。ま
た、エラーを検出したとき仮想アドレスと実アドレスと
の変換対がアドレス変換バッファに登録されていない
（一般にミスヒットという）扱いをして、新たに仮想ア
ドレスと実アドレスとの変換対を作成してアドレス変換
バッファに登録している。
エラー処理方式は、アドレス変換バッファから読出した
データにパリティエラーを検出したとき、システムを停
止させたくないときでもシステムを停止して、速やかに
被疑障害物を交換するか、アドレス変換バッファを複数
レベル分持ち、エラーを検出したとき被疑障害物を診断
装置に報告して切離してもらい縮退運転をしている。ま
た、エラーを検出したとき仮想アドレスと実アドレスと
の変換対がアドレス変換バッファに登録されていない
（一般にミスヒットという）扱いをして、新たに仮想ア
ドレスと実アドレスとの変換対を作成してアドレス変換
バッファに登録している。
【０００３】
【発明が解決しようとする課題】上述した従来のアドレ
ス変換バッファのエラー処理方式は、アドレス変換バッ
ファの間歇障害であってもシステムを停止させたり、縮
退運転をすることによってシステムの性能を低下させる
という欠点を有する。
ス変換バッファのエラー処理方式は、アドレス変換バッ
ファの間歇障害であってもシステムを停止させたり、縮
退運転をすることによってシステムの性能を低下させる
という欠点を有する。
【０００４】
【課題を解決するための手段】本発明のアドレス変換バ
ッファのエラー処理方式は、仮想アドレスを実アドレス
へ変換するためのアドレス変換バッファをアクセスする
ごとにリプレースメモリの内容を更新してアクセスされ
たデータが最新にアクセスされたことを記録し、必要と
するデータがアドレス変換バッファに存在しない場合は
未登録として、新らたに仮想アドレスに対する実アドレ
スを作成してリプレースメモリの内容に基づいてアドレ
ス変換バッファの追出した位置へ登録するアドレス変換
バッファ装置のアドレス変換バッファエラー処理方式に
おいて、複数のレベルのアドレス変換バッファと、この
アドレス変換バッファの読出データをチェックするチェ
ック回路と、このチェック回路からのエラー情報を保持
するエラー情報保持回路と、前記チェック回路からのエ
ラー情報と前記エラー情報保持回路に既に保持されてい
るエラー情報とを比較するエラー情報比較回路と、この
エラー情報比較回路の比較で、同一位置にエラーがない
場合は未登録の仮想アドレスとして処理を継続させ、同
一位置にエラーがある場合はエラーを起したアドレス変
換バッファを切離し縮退運転をして処理を続行させる制
御回路とを有することにより構成される。
ッファのエラー処理方式は、仮想アドレスを実アドレス
へ変換するためのアドレス変換バッファをアクセスする
ごとにリプレースメモリの内容を更新してアクセスされ
たデータが最新にアクセスされたことを記録し、必要と
するデータがアドレス変換バッファに存在しない場合は
未登録として、新らたに仮想アドレスに対する実アドレ
スを作成してリプレースメモリの内容に基づいてアドレ
ス変換バッファの追出した位置へ登録するアドレス変換
バッファ装置のアドレス変換バッファエラー処理方式に
おいて、複数のレベルのアドレス変換バッファと、この
アドレス変換バッファの読出データをチェックするチェ
ック回路と、このチェック回路からのエラー情報を保持
するエラー情報保持回路と、前記チェック回路からのエ
ラー情報と前記エラー情報保持回路に既に保持されてい
るエラー情報とを比較するエラー情報比較回路と、この
エラー情報比較回路の比較で、同一位置にエラーがない
場合は未登録の仮想アドレスとして処理を継続させ、同
一位置にエラーがある場合はエラーを起したアドレス変
換バッファを切離し縮退運転をして処理を続行させる制
御回路とを有することにより構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明一実施例の構成図で、仮想ア
ドレスレジスタ１１０、仮想アドレス情報とそれに対応
する実アドレス情報を対で保持する２レベルのアドレス
変換バッファ１２０，１３０、アドレス変換バッファ１
２０または１３０に新たなエントリを登録する際のリプ
レース制御回路１４０、リプレースアルゴリズムのため
の情報を保持するＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｒ
ｙ Ｕｓｅｄ）メモリ１５０、仮想アドレスレジスタ１
１０の一部とアドレス変換バッファ１２０，１３０から
の読出しデータの仮想アドレスとを比較する比較回路２
２０，２３０、アドレス変換バッファ１２０，１３０か
らの読出しデータを選択するセレクタ２４０を含む複数
レベルのアドレス変換バッファ装置１００、およびアド
レス変換バッファ１２０，１３０からのそれぞれの読出
しデータをチェックするデータチェック回路３２０，３
３０、エラー情報保持回路４２０，４３０、エラー情報
比較回路５２０，５３０、エラー検出時の動作制御情報
とエラー情報とを保持し、エラー検出時の制御を行なう
エラー制御情報保持回路６００、実アドレス生成回路７
００、診断制御回路８００から構成される。
ドレスレジスタ１１０、仮想アドレス情報とそれに対応
する実アドレス情報を対で保持する２レベルのアドレス
変換バッファ１２０，１３０、アドレス変換バッファ１
２０または１３０に新たなエントリを登録する際のリプ
レース制御回路１４０、リプレースアルゴリズムのため
の情報を保持するＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｒ
ｙ Ｕｓｅｄ）メモリ１５０、仮想アドレスレジスタ１
１０の一部とアドレス変換バッファ１２０，１３０から
の読出しデータの仮想アドレスとを比較する比較回路２
２０，２３０、アドレス変換バッファ１２０，１３０か
らの読出しデータを選択するセレクタ２４０を含む複数
レベルのアドレス変換バッファ装置１００、およびアド
レス変換バッファ１２０，１３０からのそれぞれの読出
しデータをチェックするデータチェック回路３２０，３
３０、エラー情報保持回路４２０，４３０、エラー情報
比較回路５２０，５３０、エラー検出時の動作制御情報
とエラー情報とを保持し、エラー検出時の制御を行なう
エラー制御情報保持回路６００、実アドレス生成回路７
００、診断制御回路８００から構成される。
【０００７】以上の構成において、上位装置より仮想ア
ドレスから実アドレスへの変換要求が出されると、仮想
アドレスレジスタ１１０に仮想アドレスを取込み、アド
レス変換バッファ１２０，１３０を索引する。図１の実
施例では２レベルのアドレス変換バッファを有している
が、アクセス時間，ＨＷの許容する限り何レベルのアド
レス変換バッファを有してもかまわない。アドレス変換
バッファ１２０，１３０を索引し、仮想／実アドレスの
変換対が登録されているかをチェックし、登録されてい
てデータチェック回路３２０または３３０でエラー検出
もなければ、求めた実アドレスをそのまま使用して次の
動作に移行する。仮想／実アドレスの変換対が登録され
ているかは、仮想アドレスレジスタ１１０の一部をアド
レス変換バッファ１２０，１３０のアドレスとして仮想
アドレス部ＬＡを読出し、読出したデータと仮想アドレ
スレジスタ１１０の別の一部とが比較回路２２０，２３
０で比較され、一致していれば登録済、不一致であれば
未登録と判定する。仮想／実アドレスの変換対は必ず一
方のレベルに登録されているか、未登録の状態であると
判定される。２レベルあるアドレス変換バッファ１２０
および１３０のどちらのレベルに登録するかはリプレー
ス制御回路１４０とリプレースアルゴリズムのための情
報を保持するＬＲＵメモリ１５０の読出しデータとで決
まるＬＲＵ方式を採用している。仮想／実アドレスの変
換対が未登録であったなら、アドレス変換バッファ装置
１００は実アドレス生成要求を実アドレス生成回路７０
０に信号線１０１により通知する。実アドレス生成回路
７００は実アドレス生成要求を受取ると、仮想アドレス
レジスタ１１０からのデータを取込み、エラー制御情報
保持回路６００からのキャンセル信号６０１がなければ
主記憶装置のアドレス変換テーブルを何回か参照して実
アドレスを求める。実アドレスが得られたならば信号線
７０１を介してアドレス変換バッファ装置１００に対し
実アドレスが求まったことを通知する。アドレス変換バ
ッファ装置１００はこの通知を受ると実アドレス生成回
路７００からのデータを信号線７０２を介して取込み、
仮想／実アドレスの変換対を２レベルあるアドレス変換
バッファ１２０，１３０の何れかに書込み、改めてアド
レス変換バッファ１２０，１３０を索引する。今度は確
実に仮想／実アドレスの変換対が登録されているので、
求めた実アドレスをセレクタ３４０で一致を検出した方
のレベルのデータを選択して、要求された装置に実アド
レスのデータを渡し、次の動作に移行する。
ドレスから実アドレスへの変換要求が出されると、仮想
アドレスレジスタ１１０に仮想アドレスを取込み、アド
レス変換バッファ１２０，１３０を索引する。図１の実
施例では２レベルのアドレス変換バッファを有している
が、アクセス時間，ＨＷの許容する限り何レベルのアド
レス変換バッファを有してもかまわない。アドレス変換
バッファ１２０，１３０を索引し、仮想／実アドレスの
変換対が登録されているかをチェックし、登録されてい
てデータチェック回路３２０または３３０でエラー検出
もなければ、求めた実アドレスをそのまま使用して次の
動作に移行する。仮想／実アドレスの変換対が登録され
ているかは、仮想アドレスレジスタ１１０の一部をアド
レス変換バッファ１２０，１３０のアドレスとして仮想
アドレス部ＬＡを読出し、読出したデータと仮想アドレ
スレジスタ１１０の別の一部とが比較回路２２０，２３
０で比較され、一致していれば登録済、不一致であれば
未登録と判定する。仮想／実アドレスの変換対は必ず一
方のレベルに登録されているか、未登録の状態であると
判定される。２レベルあるアドレス変換バッファ１２０
および１３０のどちらのレベルに登録するかはリプレー
ス制御回路１４０とリプレースアルゴリズムのための情
報を保持するＬＲＵメモリ１５０の読出しデータとで決
まるＬＲＵ方式を採用している。仮想／実アドレスの変
換対が未登録であったなら、アドレス変換バッファ装置
１００は実アドレス生成要求を実アドレス生成回路７０
０に信号線１０１により通知する。実アドレス生成回路
７００は実アドレス生成要求を受取ると、仮想アドレス
レジスタ１１０からのデータを取込み、エラー制御情報
保持回路６００からのキャンセル信号６０１がなければ
主記憶装置のアドレス変換テーブルを何回か参照して実
アドレスを求める。実アドレスが得られたならば信号線
７０１を介してアドレス変換バッファ装置１００に対し
実アドレスが求まったことを通知する。アドレス変換バ
ッファ装置１００はこの通知を受ると実アドレス生成回
路７００からのデータを信号線７０２を介して取込み、
仮想／実アドレスの変換対を２レベルあるアドレス変換
バッファ１２０，１３０の何れかに書込み、改めてアド
レス変換バッファ１２０，１３０を索引する。今度は確
実に仮想／実アドレスの変換対が登録されているので、
求めた実アドレスをセレクタ３４０で一致を検出した方
のレベルのデータを選択して、要求された装置に実アド
レスのデータを渡し、次の動作に移行する。
【０００８】ところで、実アドレス生成回路７００で実
アドレスを求め、アドレス変換バッファ１２０，１３０
に仮想／実アドレスの変換対を書込むとき、またはアド
レス変換バッファ１２０，１３０を初期設定するときデ
ータ保全のためパリティビットを付加して書込むのが通
常である。本実施例においても特に図示しないが、アド
レス変換バッファ１２０，１３０または他のレジスタ，
メモリに対してもバイト単位にパリティビットを付加し
て書込み、また、アドレス変換バッファ１２０，１３０
を索引するとき、同時に読出したデータをデータチェッ
ク回路３２０，３３０に取込み、バイト単位でパリティ
チェックを行う。そしてここでエラーを検出しなかった
ときは前記説明の通り動作する。データチェック回路３
２０，３３０でエラーを検出したなら比較回路２２０，
２３０、エラー制御情報保持回路６００にそれぞれエラ
ーを検出した旨報告する。比較回路２２０，２３０はエ
ラー検出信号を受信したなら不一致信号を出力し、仮想
／実アドレスの変換対が未登録と判定する。またデータ
チェック回路３２０，３３０でエラーを検出したなら、
続いてエラー情報保持回路４２０，４３０で既に保持し
ているバイト単位ごとのエラー情報と今回検出したエラ
ー情報とを比較回路５２０，５３０でそれぞれ比較し、
同一バイト位置にエラーを検出していないときは、エラ
ー情報保持回路４２０，４３０にバイト位置ごとのエラ
ー情報を保持する。データチェック回路３２０，３３０
でのエラー検出およびエラー情報保持回路４２０，４３
０のエラー情報の保持はアドレス変換バッファ１２０，
１３０を索引した結果、仮想／実アドレスの変換対が登
録されているときだけ行なってもよいが、本実施例では
アドレス変換バッファを索引したときは常にチェックを
行ない、エラー情報を保持している。
アドレスを求め、アドレス変換バッファ１２０，１３０
に仮想／実アドレスの変換対を書込むとき、またはアド
レス変換バッファ１２０，１３０を初期設定するときデ
ータ保全のためパリティビットを付加して書込むのが通
常である。本実施例においても特に図示しないが、アド
レス変換バッファ１２０，１３０または他のレジスタ，
メモリに対してもバイト単位にパリティビットを付加し
て書込み、また、アドレス変換バッファ１２０，１３０
を索引するとき、同時に読出したデータをデータチェッ
ク回路３２０，３３０に取込み、バイト単位でパリティ
チェックを行う。そしてここでエラーを検出しなかった
ときは前記説明の通り動作する。データチェック回路３
２０，３３０でエラーを検出したなら比較回路２２０，
２３０、エラー制御情報保持回路６００にそれぞれエラ
ーを検出した旨報告する。比較回路２２０，２３０はエ
ラー検出信号を受信したなら不一致信号を出力し、仮想
／実アドレスの変換対が未登録と判定する。またデータ
チェック回路３２０，３３０でエラーを検出したなら、
続いてエラー情報保持回路４２０，４３０で既に保持し
ているバイト単位ごとのエラー情報と今回検出したエラ
ー情報とを比較回路５２０，５３０でそれぞれ比較し、
同一バイト位置にエラーを検出していないときは、エラ
ー情報保持回路４２０，４３０にバイト位置ごとのエラ
ー情報を保持する。データチェック回路３２０，３３０
でのエラー検出およびエラー情報保持回路４２０，４３
０のエラー情報の保持はアドレス変換バッファ１２０，
１３０を索引した結果、仮想／実アドレスの変換対が登
録されているときだけ行なってもよいが、本実施例では
アドレス変換バッファを索引したときは常にチェックを
行ない、エラー情報を保持している。
【０００９】エラー制御情報保持回路６００は、前述の
ようにアドレス変換バッファ装置１００のエラー検出時
の動作制御情報とエラー情報とを保持していて、動作制
御情報は診断制御回路８００より設定可能である。動作
制御情報としては縮退運転情報およびエラー検出動作継
続情報を持つ。縮退運転情報は複数レベルを有するアド
レス変換バッファ１２０，１３０の縮退運転可否に使用
される。エラー検出動作継続情報はアドレス変換バッフ
ァ１２０，１３０の読出しエラー検出時継続動作可否に
使用される。
ようにアドレス変換バッファ装置１００のエラー検出時
の動作制御情報とエラー情報とを保持していて、動作制
御情報は診断制御回路８００より設定可能である。動作
制御情報としては縮退運転情報およびエラー検出動作継
続情報を持つ。縮退運転情報は複数レベルを有するアド
レス変換バッファ１２０，１３０の縮退運転可否に使用
される。エラー検出動作継続情報はアドレス変換バッフ
ァ１２０，１３０の読出しエラー検出時継続動作可否に
使用される。
【００１０】エラー制御情報保持回路６００はデータチ
ェック回路３２０，３３０からのエラー検出信号を受
け、比較回路５２０，５３０からのエラー情報保持回路
４２０，４３０で保持しているバイト単位ごとのエラー
情報と今回検出したエラー情報とを比較して同一バイト
位置にエラーを検出していない報告を受けたら、エラー
検出動作継続情報を確認して継続動作可であるなら、診
断制御回路８００にエラーのあったことを報告する。一
方、継続動作否であるなら実アドレス生成回路７００に
対してキャンセル信号を送出し、診断制御回路８００に
エラーのあったことを報告する。なおこれらの動作と並
行して、アドレス変換バッファ装置１００はデータチェ
ック回路３２０，３３０によるエラー検出により、仮想
／実アドレスの変換対が未登録としているので、実アド
レス生成回路７００に実アドレス生成要求を通知してい
る。実アドレス生成回路７００，アドレス変換バッファ
装置１００の以後の動作については前述のとおりであ
る。
ェック回路３２０，３３０からのエラー検出信号を受
け、比較回路５２０，５３０からのエラー情報保持回路
４２０，４３０で保持しているバイト単位ごとのエラー
情報と今回検出したエラー情報とを比較して同一バイト
位置にエラーを検出していない報告を受けたら、エラー
検出動作継続情報を確認して継続動作可であるなら、診
断制御回路８００にエラーのあったことを報告する。一
方、継続動作否であるなら実アドレス生成回路７００に
対してキャンセル信号を送出し、診断制御回路８００に
エラーのあったことを報告する。なおこれらの動作と並
行して、アドレス変換バッファ装置１００はデータチェ
ック回路３２０，３３０によるエラー検出により、仮想
／実アドレスの変換対が未登録としているので、実アド
レス生成回路７００に実アドレス生成要求を通知してい
る。実アドレス生成回路７００，アドレス変換バッファ
装置１００の以後の動作については前述のとおりであ
る。
【００１１】また、エラー制御情報保持回路６００はチ
ェック回路３２０，３３０で再度エラーを検出して、エ
ラー情報保持回路４２０，４３０で保持しているバイト
単位ごとのエラー情報と今回検出したエラー情報とを比
較回路５２０，５３０で比較した結果、同一バイト位置
にエラーを検出した場合は、縮退運転情報を確認して縮
退運転可であるなら、リプレース制御回路１４０に対し
て同一エラーを検出したレベルのアドレス変換バッファ
１２０または１３０を切離すよう縮退運転の指示を送出
し、診断制御回路８００に対してエラーのあったことを
報告する。また、このときもアドレス変換バッファ装置
１００は仮想／実アドレスの変換対が未登録を検出して
いるので、実アドレス生成回路７００に対して実アドレ
ス生成要求が通知されている。実アドレス生成回路７０
０，アドレス変換バッファ装置１００の以後の動作につ
いては前述したとおりである。一方、縮退運動否である
なら実アドレス生成回路７００に対してキャンセル信号
を送出する。
ェック回路３２０，３３０で再度エラーを検出して、エ
ラー情報保持回路４２０，４３０で保持しているバイト
単位ごとのエラー情報と今回検出したエラー情報とを比
較回路５２０，５３０で比較した結果、同一バイト位置
にエラーを検出した場合は、縮退運転情報を確認して縮
退運転可であるなら、リプレース制御回路１４０に対し
て同一エラーを検出したレベルのアドレス変換バッファ
１２０または１３０を切離すよう縮退運転の指示を送出
し、診断制御回路８００に対してエラーのあったことを
報告する。また、このときもアドレス変換バッファ装置
１００は仮想／実アドレスの変換対が未登録を検出して
いるので、実アドレス生成回路７００に対して実アドレ
ス生成要求が通知されている。実アドレス生成回路７０
０，アドレス変換バッファ装置１００の以後の動作につ
いては前述したとおりである。一方、縮退運動否である
なら実アドレス生成回路７００に対してキャンセル信号
を送出する。
【００１２】さらにまた、エラー制御情報保持回路６０
０は縮退運転中に再度同一バイト位置にエラーを検出し
て、もう切離して使用できるアドレス変換バッファ１２
０または１３０がない場合は、実アドレス生成回路７０
０に対してキャンセル信号を送出し、診断制御回路８０
０にエラー報告を行う。
０は縮退運転中に再度同一バイト位置にエラーを検出し
て、もう切離して使用できるアドレス変換バッファ１２
０または１３０がない場合は、実アドレス生成回路７０
０に対してキャンセル信号を送出し、診断制御回路８０
０にエラー報告を行う。
【００１３】
【発明の効果】以上説明したように本発明は、複数レベ
ルを有するアドレス変換バッファとアドレス変換バッフ
ァの読出しデータのチェック回路とエラー情報保持回路
とエラー情報比較回路とエラー制御情報保持回路と実ア
ドレス生成回路とを持つことにより、アドレス変換バッ
ファの読出しでエラーを検出した場合でもそれが同一障
害でなければ直ちにシステムを停止させたり、縮退運転
をして性能を落とすことを少なくして運用できる効果が
ある。
ルを有するアドレス変換バッファとアドレス変換バッフ
ァの読出しデータのチェック回路とエラー情報保持回路
とエラー情報比較回路とエラー制御情報保持回路と実ア
ドレス生成回路とを持つことにより、アドレス変換バッ
ファの読出しでエラーを検出した場合でもそれが同一障
害でなければ直ちにシステムを停止させたり、縮退運転
をして性能を落とすことを少なくして運用できる効果が
ある。
【図１】本発明の一実施例の構成図である。
１００ アドレス変換バッファ装置 １１０ 仮想アドレスレジスタ １２０，１３０ アドレス変換バッファ １４０ リプレース制御回路 １５０ ＬＲＵメモリ ２２０，２３０ 比較回路 ２４０ セレクタ ３２０，３３０ データチェック回路 ４２０，４３０ エラー情報保持回路 ５２０，５３０ エラー情報比較回路 ６００ エラー制御情報保持回路 ７００ 実アドレス生成回路 ８００ 診断制御回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 仮想アドレスを実アドレスへ変換するた
めのアドレス変換バッファをアクセスするごとにリプレ
ースメモリの内容を更新してアクセスされたデータが最
新にアクセスされたことを記録し、必要とするデータが
アドレス変換バッファに存在しない場合は未登録とし
て、新らたに仮想アドレスに対する実アドレスを作成し
てリプレースメモリの内容に基づいてアドレス変換バッ
ファの追出した位置へ登録するアドレス変換バッファ装
置のアドレス変換バッファエラー処理方式において、複
数のレベルのアドレス変換バッファと、このアドレス変
換バッファの読出データをチェックするチェック回路
と、このチェック回路からのエラー情報を保持するエラ
ー情報保持回路と、前記チェック回路からのエラー情報
と前記エラー情報保持回路に既に保持されているエラー
情報とを比較するエラー情報比較回路と、このエラー情
報比較回路の比較で、同一位置にエラーがない場合は未
登録の仮想アドレスとして処理を継続させ、同一位置に
エラーがある場合はエラーを起したアドレス変換バッフ
ァを切離し縮退運転をして処理を続行させる制御回路と
を有することを特徴とするアドレス変換バッファエラー
処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167963A JPH0520200A (ja) | 1991-07-09 | 1991-07-09 | アドレス変換バツフアエラー処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167963A JPH0520200A (ja) | 1991-07-09 | 1991-07-09 | アドレス変換バツフアエラー処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520200A true JPH0520200A (ja) | 1993-01-29 |
Family
ID=15859287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167963A Pending JPH0520200A (ja) | 1991-07-09 | 1991-07-09 | アドレス変換バツフアエラー処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8671330B2 (en) | 2010-09-14 | 2014-03-11 | Kabushiki Kaisha Toshiba | Storage device, electronic device, and data error correction method |
-
1991
- 1991-07-09 JP JP3167963A patent/JPH0520200A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8671330B2 (en) | 2010-09-14 | 2014-03-11 | Kabushiki Kaisha Toshiba | Storage device, electronic device, and data error correction method |
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