JPH05298193A - メモリアクセス障害検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 共用メモリを使用する装置に関し、誤ったデ
ータがメモリに書込まれないことと、どのメモリポート
の障害かを検出し得ることを目的とする。 【構成】 共通バス９とメモリ３４間のデータ転送を行
うと共に、誤り訂正符号を用いて転送データの誤り検出
と訂正を行う複数のポート３８〜３９を備えたメモリポ
ート回路７７と、メモリ３４に書込むデータをバッファ
リングするメモリアクセス制御回路３７を備えた共用メ
モリ７６を使用し、共通バス９を経て共用メモリ７６に
データを書込む書込み手段４３を備えた装置において、
誤り訂正符号を用いてメモリ３４に送出するデータのエ
ラーチェックを行う誤り検出手段４０と、誤り検出手段
４０が複数ビットのデータエラーを検出した時点で、メ
モリ３４に対するデータ書込みを禁止する禁止手段４１
と、データの書込み禁止を書込み手段４３に通知する通
知手段４２とを設けた構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は共通バスに接続された複
数のメモリポートと、メモリアクセス制御回路とを経
て、メモリにデータを書込む構成の共用メモリを使用す
る装置に係り、特にメモリポート及びメモリアクセス制
御回路の障害により誤ったデータがメモリに書込まれる
ことを防止すると共に、どのメモリポートの障害かを検
出し得るメモリアクセス障害検出回路に関する。

【０００２】共通バスに接続された共用メモリを使用す
る装置には、例えば、プロセッサによって夫々制御され
る複数の機能単位で構成されるディスク制御装置があ
る。そして、このディスク制御装置は、上位装置との間
のデータ転送を制御するチャネルアダプタと呼ばれる機
能単位と、ディスク装置との間のデータ転送を制御する
デバイスアダプタと呼ばれる機能単位と、これらの機能
単位の処理を統率するリソースマネージャと呼ばれる機
能単位と、これらの機能単位の診断を行うサービスアダ
プタと呼ばれる機能単位と、転送データを格納する共用
メモリと呼ばれる機能単位から構成されている。

【０００３】ところで、共用メモリは前記の如く、複数
のメモリポートと、メモリアクセス制御回路とを経て、
メモリにデータを書込む構成となっているため、このメ
モリポートとメモリアクセス制御回路に障害が発生する
と、誤ったデータがメモリに書込まれてデータが破壊さ
れるが、このような状態は防止されることが必要であ
る。

【０００４】そして、複数のメモリポートのどのポート
が障害となったかを容易に選別し得ることが望ましい。

【０００５】

【従来の技術】図５は従来技術の一例を説明するブロッ
ク図で、図６と図７は各機能単位の詳細ブロック図であ
る。

【０００６】ディスク制御装置２は、複数の機能単位で
構成されており、チャネルアダプタ４は、図６(A) に示
す如き構成で、プロセッサ１２は制御記憶１３に格納さ
れたプログラムを読出して動作し、インタフェース回路
１０を経て、チャネル１からのスタートＩ／Ｏ命令の受
領と、チャネル１との間のデータ転送を行うと共に、共
通バス制御回路１１を制御して、共通バス９を経て他の
機能単位との間のデータ転送を行う。

【０００７】デバイスアダプタ５は、図６(A) に示す如
き構成で、プロセッサ１２は制御記憶１３に格納された
プログラムを読出して動作し、インタフェース回路１０
を経て、ディスク装置３に命令を送出し、ディスク装置
３との間のデータ転送を行うと共に、共通バス制御回路
１１を制御して、共通バス９を経て他の機能単位との間
のデータ転送を行う。

【０００８】リソースマネージャ６は、図６(B) に示す
如き構成で、プロセッサ１５は制御記憶１４に格納され
ているプログラムを読出して動作し、共通バス制御回路
１６を制御して共通バス９を経由し、チャネル１からの
総てのスタートＩ／Ｏ命令を受領してＲＡＭ１７に格納
し、このスタートＩ／Ｏ命令を集中管理すると共に、各
スタートＩ／Ｏ命令毎に、チャネルアダプタ４と、デバ
イスアダプタ５にデータ転送処理の指示を行う。

【０００９】又、受領した全スタートＩ／Ｏ命令毎の制
御情報や、チャネル経路毎の制御情報、ディスク装置３
の制御情報をＲＡＭ１７に格納し、他の機能単位がＲＡ
Ｍアクセス制御回路１８を経て、このＲＡＭ１７をアク
セスし、上記情報を読出すことを可能として、この情報
を集中管理する。

【００１０】サービスアダプタ８は図６(C) に示す如き
構成で、プロセッサ２１は制御記憶２２に格納されてい
るプログラムを読出して動作し、インタフェース回路２
０を経てオペレータから診断を指示されると、共通バス
制御回路２３を制御して共通バス９を経て指定された機
能単位の診断を行って、その結果をＲＡＭ１９に格納
し、オペレータの指示により図示省略した操作パネル等
に表示する。

【００１１】共用メモリ７は図７に示す如き構成で、メ
モリポート回路２４には複数のポート２７〜２８とドラ
イバ２９及びドライバ／レシーバ３０が設けられ、メモ
リアクセス制御回路２５にはレジスタ３１と３２が設け
られ、メモリ回路２６には命令解析回路３３とメモリ３
４が設けられている。

【００１２】そして、ポート２７には、誤り訂正符号の
発生と誤り検出及び訂正を行うＥＣＣ３５が、ポート２
８には、誤り訂正符号の発生と誤り検出及び訂正を行う
ＥＣＣ３６が夫々設けられており、共通バス９のデータ
転送能力に対応して、複数のポート２７〜２８が設けら
れている。

【００１３】即ち、共通バス９のデータ転送能力が９６
Ｍバイトで、ポート２７〜２８のデータ転送能力が夫々
１２Ｍバイトであると、ポートの数は８となる。チャネ
ル１がチャネルアダプタ４にスタートＩ／Ｏ命令を送出
し、例えば、ディスク装置３に対するデータの書込みを
指示すると、チャネルアダプタ４はリソースマネージャ
６に共通バス９の使用権を要求し、許可されるとリソー
スマネージャ６のＲＡＭ１７にシリンダアドレスとヘッ
ドアドレスとセクタアドレスを格納する。

【００１４】そして、チャネルアダプタ４はチャネル１
が送出するデータを共用メモリ７に書込む。即ち、ポー
ト２７〜２８の中の一つのポート、例えば、ポート２７
に書込みデータのアドレスを設定した後、書込み命令と
転送ワード数を発行し、チャネル１が送出するデータの
書込みを指示する。

【００１５】従って、ポート２７はドライバ２９を経て
レジスタ３１に書込み命令とアドレスを書込み、レジス
タ３１は書込み命令とアドレスを分離して、命令解析回
路３３にコマンドとアドレスを送出する。

【００１６】ポート２７〜２８は共通バス９を経て転送
されるデータに、ＥＣＣ３５〜３６が作成する誤り訂正
符号を付加して、ドライバ／レシーバ３０を経てメモリ
３４に送出し、メモリ３４は命令解析回路３３の制御信
号に基づき、指定されたアドレスから順次データの書込
みを行う。

【００１７】デバイスアダプタ５はリソースマネージャ
６の指示により、リソースマネージャ６のＲＡＭ１７に
格納されたシリンダアドレスとヘッドアドレスとセクタ
アドレスを読出し、ディスク装置３を制御して、ヘッド
を指定されたシリンダに位置付けすると、ポート２７に
読出しデータのアドレスを設定した後、読出し命令と転
送ワード数を発行し、メモリ３４からデータの読出しを
指示する。

【００１８】即ち、前記同様命令解析回路３３にレジス
タ３１から与えられたコマンドとアドレスにより、メモ
リ３４から読出されたデータはレジスタ３２に書込ま
れ、ドライバ／レシーバ３０を経てポート２７〜２８に
転送され、ＥＣＣ３５〜３６によって誤り検出と訂正を
受け、共通バス９を経てデバイスアダプタ５に転送され
る。

【００１９】従って、デバイスアダプタ５は指定された
ヘッドに転送されたデータを送出し、指定されたセクタ
から順次データの書込みを行わせる。

【００２０】

【発明が解決しようとする課題】上記の如く、従来はＥ
ＣＣ３５〜３６によってメモリ３４に書込まれるデータ
に誤り訂正符号が付加されており、メモリ３４から読出
されたデータが誤っているか否かをＥＣＣ３５〜３６に
よって検出されている。

【００２１】そして、１ビットの誤りならば訂正されて
使用されるが、複数ビットの誤りであると、訂正不能と
してエラー報告が行われる。ところで、メモリ３４とポ
ート２７〜２８の間には、ドライバ／レシーバ３０とレ
ジスタ３２が存在し、ポート２７〜２８やレジスタ３２
を構成するＬＳｉのピンやデータ線等に２箇所以上の障
害が発生すると、メモリ３４に多ビットのエラーを持つ
データが書込まれた後、読出し時にそのエラーが検出さ
れるため、メモリ３４に書込まれたデータが破壊される
という問題がある。

【００２２】又、サービスアダプタ８が共用メモリ７の
診断を行った場合は、ポート２７〜２８の中のどのポー
トを経てメモリ３４のデータを読出しても、メモリ３４
のエラーであることが検出されるため、共用メモリ７の
どのポートが障害かを検出することが出来ないという問
題がある。

【００２３】本発明はこのような問題点に鑑み、複数の
ポート２７〜２８の中で、障害となったポートを検出す
ることを可能とすると共に、メモリ３４にエラーデータ
の書込みを行わせないようにすることを目的としてい
る。

【００２４】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図１(A) において、装置は転
送データを格納するメモリ３４と、共通バス９に接続さ
れて、この共通バス９と前記メモリ３４との間のデータ
転送を行うと共に、誤り訂正符号を用いて転送データの
誤り検出及び訂正を行うＥＣＣ機能を夫々備えた複数の
ポート３８〜３９を備えたメモリポート回路７７と、前
記メモリ３４に対するアクセスを制御すると共に、この
メモリ３４に書込むデータをバッファリングするメモリ
アクセス制御回路３７とを備えた共用メモリ７６を使用
し、前記共通バス９を経由して、この共用メモリ７６に
データを書込む書込み手段４３を備えている。

【００２５】そして、前記誤り訂正符号を用いて前記メ
モリアクセス制御回路３７がバッファリングして前記メ
モリ３４に送出するデータのエラーチェックを行う誤り
検出手段４０と、この誤り検出手段４０が複数ビットの
データエラーを検出した時点で、前記メモリ３４に対す
るデータ書込みを禁止する禁止手段４１と、データの書
込み禁止をメモリポート回路７７を経て前記書込み手段
４３に通知する通知手段４２とを設けている。

【００２６】又、図１(B) において、装置は転送データ
を格納するメモリ３４と、共通バス９に接続されて、こ
の共通バス９と前記メモリ３４との間のデータ転送を行
うと共に、誤り訂正符号を用いて該転送データの誤り検
出及び訂正を行うＥＣＣ機能を夫々備えた複数のポート
４７〜４８を備えたメモリポート回路４５と、メモリ３
４に対するアクセスを制御すると共に、このメモリ３４
に書込むデータをバッファリングするメモリアクセス制
御回路４６とを備えた共用メモリ４４を使用し、前記共
通バス９を経由して、共用メモリ４４にデータを書込む
書込み手段４３と、共用メモリ４４の診断を行う診断手
段５４とを備えている。

【００２７】そして、前記メモリポート回路４５の各ポ
ート４７〜４８には、前記メモリ３４に転送するデータ
の送出時に、自己のポートアドレスを送出するアドレス
送出手段４９〜５０を夫々設けており、前記メモリアク
セス制御回路４６には、前記誤り訂正符号を用いて該メ
モリアクセス制御回路４６がバッファリングして前記メ
モリ３４に送出するデータのエラーチェックを行う誤り
検出手段４０と、この誤り検出手段４０が複数ビットの
データエラーを検出した時点で、前記アドレス送出手段
４９〜５０が送出するポートアドレスを各ポート毎に区
別して記憶する記憶手段５１と、この記憶手段５１の記
憶するポートアドレスを各ポート４７〜４８毎に区別し
て読出す読出し手段５２と、前記誤り検出手段４０が複
数ビットのデータエラーを検出したことを前記診断手段
５４に通知する通知手段５３とを設けている。

【００２８】そして、前記通知手段５３がメモリポート
回路４５を経て前記診断手段５４に複数ビットのデータ
エラーの検出を通知した場合、この診断手段５４がメモ
リポート回路４５を経て前記読出し手段５２を制御し
て、記憶手段５１が記憶している障害の発生したポート
のアドレスを読出す。

【００２９】

【作用】上記の如く構成することにより、誤り検出手段
４０が複数ビットのデータエラーを検出した時点で、禁
止手段４１がデータの書込みを禁止するため、メモリ３
４に対するデータの書込みが停止する。従って、メモリ
３４のデータが破壊されることが防止される。

【００３０】そして、書込み手段４３は通知手段４２か
らの通知により、データの書込みが中止されたことを認
識することが出来る。又、記憶手段５１は誤り検出手段
４０が複数ビットのデータエラーを検出した時点で、ア
ドレス送出手段４９〜５０の中でポートアドレスを送出
した一つのポートのアドレスを記憶する。

【００３１】即ち、ポート４７〜４８の中で、複数ビッ
トのデータエラーの発生したデータブロックを転送中の
ポートのアドレスが記憶される。そして、診断手段５４
は通知手段５３によってデータエラー発生を通知される
ため、読出し手段５２を制御して、記憶手段５１が記憶
しているポートアドレスを読出す。

【００３２】このポートアドレスは、障害の発生したポ
ートを示しているため、容易に障害発生ポートを認識す
ることが出来る。

【００３３】

【実施例】図２は本発明の一実施例を示す回路のブロッ
ク図で、図３はメモリアクセス制御回路の詳細ブロック
図で、図４は図３の動作を説明するタイムチャートであ
る。

【００３４】図２において、図４と同一符号は同一機能
のものを示す。メモリポート回路４５のポート４７〜４
８は、図６に示すポート２７〜２８に夫々アドレス送出
回路５５〜５６を追加したもので、ドライバ２９を経て
メモリアクセス制御回路７８に書込み又は読出し命令と
アドレスを送出する際に、アドレス送出回路５５はポー
ト４７のアドレスを付加して送出し、アドレス送出回路
５６はポート４８のアドレスを付加して送出する。

【００３５】メモリアクセス制御回路７８は図３に示す
如き構成で、メモリポート回路４５のドライバ２９が図
４のに示す如く、を経て送出するアドレスと命令及
びポートアドレスとが、図示省略したクロック分配回路
によって時分割で動作するレジスタ５７と５８によって
受領される。

【００３６】即ち、アドレスと命令をレジスタ５７が受
領し、続いて送出されるポートアドレスをレジスタ５８
が受領する。そして、レジスタ５７に受領されたアドレ
スと命令は、図４の５７出力に示す如く、アドレスに続
いて命令がマルチプレクサ５９に送出され、マルチプレ
クサ５９を経て図４のに示す如く、アドレスに続いて
命令がより図７で説明した如く、メモリ回路２６の命
令解析回路３３に夫々送出される。

【００３７】そして、レジスタ５８が受領したポートア
ドレスは、図４の５８出力に示す如く、レジスタ６５〜
６６に送出される。チャネルアダプタ４又はデバイスア
ダプタ５が送出するデータは、ポート４７〜４８に入
り、ＥＣＣ３５〜３６によってＥＣＣチェックコードが
付加される。そして、図４のに示す如く、からレシ
ーバ７３に入り、図示省略したクロック分配回路により
時分割で動作するレジスタ７４にはデータが、レジスタ
７５にはデータに付加されたＥＣＣチェックコードが分
離されて格納される。

【００３８】そして、データは図４の７４出力に示す如
く、ＥＣＣエラー検出回路６２に送出されると共にを
経てメモリ３４に送出され、ＥＣＣチェックコードは図
４の７５出力に示す如く、ＥＣＣエラー検出回路６２に
送出されると共にを経てメモリ３４に送出され、夫々
メモリ３４の指定されたアドレスに書込まれる。

【００３９】この時、ＥＣＣエラー検出回路６２は、こ
のデータとＥＣＣチェックコードとを用いてエラーチェ
ックを行い、エラーがなけれは論理 "０”をＡＮＤ回路
６０に送出したままであるため、マルチプレクサ５９は
前記の如くレジスタ５７の送出するアドレスと命令をメ
モリ回路２６の命令解析回路３３に送出する。

【００４０】若し、ＥＣＣエラー検出回路６２が図４の
６２エラー検出に示す如く、複数ビットのエラーを検出
すると、ＡＮＤ回路６０に論理 "１”を送出し、デコー
ダ６１も命令をデコードして論理 "１”をＡＮＤ回路６
０に送出するため、ＡＮＤ回路６０は論理 "１”をマル
チプレクサ５９に送出する。

【００４１】従って、マルチプレクサ５９はレジスタ５
７が送出する命令の代わりに、から与えられる動作停
止命令を図４のに示す命令送出のタイミングでを経
て命令解析回路３３に送出する。

【００４２】従って、命令解析回路３３はメモリ３４に
対し、データの書込み動作の停止を指示するため、エラ
ーの発生したデータの書込みは中止される。フリップフ
ロップ６３は、ＥＣＣエラー検出回路６２が論理 "１”
を送出するため、セットされて図４のに示す如く、
を経てポート４７〜４８にエラー発生信号を送出し、ポ
ート４７〜４８はリソースマネージャ６にエラー発生を
通知する。

【００４３】従って、リソースマネージャ６はチャネル
アダプタ４又はデバイスアダプタ５にエラー発生による
データの書込み中止を通知する。前記の如く、レジスタ
５８に受領されたポートアドレスは、図４の６５〜６６
に示す如く、レジスタ６５〜６６に送出され、例えば、
ポート４７のアドレスはレジスタ６５に、ポート４８の
アドレスはレジスタ６６に夫々対応して記憶されるよう
に構成されている。

【００４４】そして、ＥＣＣエラー検出回路６２が複数
ビットのエラーを検出すると、前記の如く論理 "１”が
カウンタ６８に送出される。カウンタ６８はクロックに
よってポート４７のポートアドレスがレジスタ６５に記
憶され、ポート４８のポートアドレスがレジスタ６６に
記憶されるようなタイミングでカウントアップを繰り返
しており、論理 "１”が入ると図４の６８に示す如く、
デコーダ６７にその時点のカウント値を送出する。

【００４５】デコーダ６７はこのカウント値に対応する
レジスタ６５〜６６の中の一つをイネーブルとしてレジ
スタ５８が送出するポートアドレスを記憶させる。サー
ビスアダプタ８はリソースマネージャ６からエラー発生
を通知されると、ポート４７〜４８を経て診断を開始
し、レジスタ５７を経てデコーダ６１に命令を送出し、
カウンタ７１のカウント値をデコーダ７０に送出させ
る。

【００４６】カウンタ７１はレジスタ６５〜６６の内容
を順次読出すように巡回するカウント値を送出してお
り、このカウント値をデコードするデコーダ７０が送出
する信号によって、ＯＲ回路７２はドライバ６９をイネ
ーブルとするため、マルチプレクサ６４は順次レジスタ
６５〜６６の内容を読出して、ドライバ６９を経てか
らポート４７〜４８に送出する。

【００４７】サービスアダプタ８は、ポート４７〜４８
を経て送出されるレジスタ６５〜６６の内容から、エラ
ー発生時のポートアドレスを認識すると、リソースマネ
ージャ６のＲＡＭ１７に格納されている制御情報を更新
させ、障害発生ポートの使用を禁止させる。

【００４８】メモリ３４からデータが読出される場合、
マルチプレクサ６４にはを経てリードデータが入り、
を経てリード信号がＯＲ回路７２に入るため、マルチ
プレクサ６４はリードデータをドライバ６９に送出し、
リードデータはリード信号でイネーブルとなったドライ
バ６９により、を経てポート４７〜４８に送出され
る。

【００４９】

【発明の効果】以上説明した如く、本発明は複数ビット
が誤ったエラーデータをメモリに書込むことによるデー
タの破壊を防止すると共に、複数ビットのエラー発生を
認識することが出来る。

【００５０】又、複数のポートの中で障害を発生したポ
ートを検出することが可能となり、且つ、ドライバやレ
ジスタ等の共通部分の障害かを判別することが出来るた
め、保守を容易とすることが出来る。

【図面の簡単な説明】

【図１】 本発明の原理を説明するブロック図

【図２】 本発明の一実施例を示す回路のブロック図

【図３】 メモリアクセス制御回路の詳細ブロック図

【図４】 図３の動作を説明するタイムチャート

【図５】 従来技術の一例を説明するブロック図

【図６】 各機能単位の詳細ブロック図（その１）

【図７】 各機能単位の詳細ブロック図（その２）

【符号の説明】

１ チャネル ２ ディスク制御装置 ３ ディスク装置 ４ チャネルアダプタ ５ デバイスアダプタ ６ リソースマネージャ ７、44、76 共用メモリ ８ サービスアダプタ ９ 共通バス 10、20 インタフェース回路 11、16、23 共通バス制御回路 12、15、21 プロセッサ 13、14、22 制御記憶 17、19 ＲＡＭ 18 ＲＡＭアクセス制御回路 24、45、77 メモリポート回路 25、37、46、78 メモリアクセス制御回路 26 メモリ回路 27、28、38、39、47、48 ポート 29、69 ドライバ 30 ドライバ／レシーバ 31、32、57、58、65、66、74、75 レジスタ 33 命令解析回路 34 メモリ 35、36 ＥＣＣ 40 誤り検出手段 41 禁止手段 42、53 通知手段 43 書込み手段 49、50 アドレス送出手段 51 記憶手段 52 読出し手段 54 診断手段 55、56 アドレス送出回路 59、64 マルチプレクサ 60 ＡＮＤ回路 61、67、70 デコーダ 62 ECC エラー検出回路 63 フリップフロップ 68、71 カウンタ 72 ＯＲ回路 73 レシーバ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 転送データを格納するメモリ(34)と、共
   通バス(9) に接続されて該共通バス(9) と該メモリ(34)
   との間のデータ転送を行うと共に、誤り訂正符号を用い
   て該転送データの誤り検出及び訂正を行うＥＣＣ機能を
   夫々備えた複数のポート(38)〜(39)を備えたメモリポー
   ト回路(77)と、該メモリ(34)に対するアクセスを制御す
   ると共に、該メモリ(34)に書込むデータをバッファリン
   グするメモリアクセス制御回路(37)とを備えた共用メモ
   リ(76)を使用し、前記共通バス(9) を経由して該共用メ
   モリ(76)にデータを書込む書込み手段(43)を備えた装置
   において、 前記誤り訂正符号を用いて前記メモリアクセス制御回路
   (37)がバッファリングして前記メモリ(34)に送出するデ
   ータのエラーチェックを行う誤り検出手段(40)と、 該誤り検出手段(40)が複数ビットのデータエラーを検出
   した時点で、前記メモリ(34)に対するデータ書込みを禁
   止する禁止手段(41)と、 データの書込み禁止を前記書込み手段(43)に通知する通
   知手段(42)と、 を設けたことを特徴とするメモリアクセス障害検出回
   路。
2. 【請求項２】 転送データを格納するメモリ(34)と、共
   通バス(9) に接続されて該共通バス(9) と該メモリ(34)
   との間のデータ転送を行うと共に、誤り訂正符号を用い
   て該転送データの誤り検出及び訂正を行うＥＣＣ機能を
   夫々備えた複数のポート(47)〜(48)を備えたメモリポー
   ト回路(45)と、該メモリ(34)に対するアクセスを制御す
   ると共に、該メモリ(34)に書込むデータをバッファリン
   グするメモリアクセス制御回路(46)とを備えた共用メモ
   リ(44)を使用し、前記共通バス(9) を経由して該共用メ
   モリ(44)にデータを書込む書込み手段(43)と、該共用メ
   モリ(44)の診断を行う診断手段(54)とを備えた装置にお
   いて、 前記メモリポート回路(45)の各ポート(47)〜(48)には、
   前記メモリ(34)に転送するデータの送出時に、自己のポ
   ートアドレスを送出するアドレス送出手段(49)〜(50)を
   夫々設け、 前記メモリアクセス制御回路(46)には、前記誤り訂正符
   号を用いて該メモリアクセス制御回路(46)がバッファリ
   ングして前記メモリ(34)に送出するデータのエラーチェ
   ックを行う誤り検出手段(40)と、該誤り検出手段(40)が
   複数ビットのデータエラーを検出した時点で前記アドレ
   ス送出手段(49)〜(50)が送出するポートアドレスを各ポ
   ート毎に区別して記憶する記憶手段(51)と、該記憶手段
   (51)の記憶する該ポートアドレスを各ポート(47)〜(48)
   毎に区別して読出す読出し手段(52)と、該誤り検出手段
   (40)が複数ビットのデータエラーを検出したことを前記
   診断手段(54)に通知する通知手段(53)とを設け、 前記通知手段(53)が前記診断手段(54)に複数ビットのデ
   ータエラーの検出を通知した場合、該診断手段(54)が前
   記読出し手段(52)を制御して、障害の発生したポートの
   アドレスを読出すことを特徴とするメモリアクセス障害
   検出回路。