JPH0520278A - マイクロコンピユータ - Google Patents

マイクロコンピユータ

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JPH0520278A
JPH0520278A JP3170812A JP17081291A JPH0520278A JP H0520278 A JPH0520278 A JP H0520278A JP 3170812 A JP3170812 A JP 3170812A JP 17081291 A JP17081291 A JP 17081291A JP H0520278 A JPH0520278 A JP H0520278A
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JP
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internal
bus
signal
memory
data
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JP3170812A
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Masaki Nasu
雅樹 那須
Hajime Sakuma
肇 佐久間
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to EP92111788A priority patent/EP0522582B1/en
Priority to DE69229303T priority patent/DE69229303T2/de
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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    • G06F12/0692—Multiconfiguration, e.g. local and global addressing

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  • Microcomputers (AREA)
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Abstract

(57)【要約】 【目的】メモリを介してプロセッサ間のデータのやり取
りを行なうマルチプロセッサシステムに適したマイクロ
コンピュータを簡単に、かつ安価に構成する。 【構成】内部メモリ１２０を有するマイクロコンピュー
タ１００において、外部の他のマイクロコンピュータ１
５０から内部メモリ１２０に対するアクセス要求発生時
に、内部バス１０１，１０２を未使用の場合、外部のバ
スと内部のバスとを接続し、外部のマイクロコンピュー
タが外部バスから内部バスを経由して内部メモリへ１２
０のアクセスができるようにバス制御部１３０を設け
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリを介してプロセ
ッサ間の通信を行なうマルチプロセッサシステムに適し
たマイクロコンピュータに関する。
【０００２】
【従来の技術】複数のマイクロコンピュータからなるマ
ルチコンピュータシステムでは、マイクロコンピュータ
間でのデータの受け渡しが必要である。この為マイクロ
プロセッサ間に両方のマイクロコンピュータから参照可
能なデュアルポートメモリを接続し、片方のマイクロコ
ンピュータがデュアルポートメモリに書込んだデータ
を、他方のマイクロコンピュータがデュアルポートメモ
リから読み出す事でマイクロコンピュータ間のデータの
受け渡しを行なっている。
【０００３】このようなマイクロコンピュータシステム
を、図１４，図１５により詳しく説明する。
【０００４】図１４はマイクロコンピュータシステムの
一例のブロック図で、２つのマイクロコンピュータ５０
０，５５０とデュアルポートメモリ５６０とから構成さ
れている。マイクロコンピュータ５００とデュアルポー
トメモリ５６０は、マイクロコンピュータ５００が参照
するメモリアドレスを出力する外部アドレスバス５０
１，マイクロコンピュータ５００とデュアルポートメモ
リ５６０間での書込み／読出しデータのやり取りを行な
う外部データバス５０２、マイクロコンピュータのメモ
リ参照が書込み／読出しのいずれであるかを示し、書込
み時に“０”、読出し時に“１”となる外部Ｒ／Ｗ信号
５０３、マイクロコンピュータがメモリへの書込み／読
出しを行なうタイミングを指定する外部ＤＳＴＢ信号５
０４で接続されている。
【０００５】また、マイクロコンピュータ５５０とデュ
アルポートメモリ５６０も同様に、外部アドレスバス５
５１、外部データバス５５２、外部Ｒ／Ｗ信号５５３、
外部ＤＳＴＢ信号５５４で接続されている。
【０００６】次に、このマイクロコンピュータ５００が
デュアルポートメモリ５６０にアクセスする場合の動作
を説明する。図１５（ａ）はマイクロプロセッサ５００
がデュアルポートメモリ５６０にデータを書込む場合の
タイミング図である。マイクロコンピュータ５００は、
タイミングｔ６１で外部Ｒ／Ｗ信号５０３に書込みを示
す“０”を出力すると共に、外部アドレスバス５０１上
にメモリ書込みを行なうメモリアドレスを、外部データ
バス５０２上に書込むデータを出力する。続いてｔ６２
〜ｔ６３の期間、外部ＤＳＴＢ信号５０４にアクティブ
レベルである“０”を出力する事で、デュアルポートメ
モリ５６０に対するデータ書込みを行なう。
【０００７】図１５（ｂ）はマイクロプロセッサ５００
がデュアルポートメモリ５６０からデータを読み出す場
合のタイミング図である。マイクロコンピュータ５００
は、タイミングｔ７１で外部Ｒ／Ｗ信号５０３に読出し
を示す“１”を出力すると共に、外部アドレスバス５０
１上にメモリ読出しを行なうメモリアドレスを出力し、
外部データバス５０２をハイインピーダンス状態にす
る。続いてｔ７２〜ｔ７３の期間、外部ＤＳＴＢ信号５
０４にアクティブレベルである“０”を出力する事で、
デュアルポートメモリ５６０からデータが外部データバ
ス５０２上に出力され、このデータをマイクロコンピュ
ータ５００が内部に取りこむ事で、デュアルポートメモ
リ５６０からのデータ読出しを行なう。
【０００８】マイクロコンピュータ５５０がデュアルポ
ートメモリ５６０に対するデータの読出し／書込みも同
様の手順で行なわれる。この様にして両方のマイクロコ
ンピュータからデュアルポートＲＡＭにアクセスを行な
う事で両方のマイコン間のデータのやり取りが行なわれ
る。
【０００９】
【発明が解決しようとする課題】上述の従来のマイクロ
コンピュータシステムでは、外部にデュアルポートメモ
リ５６０を接続し、マイクロコンピュータ５００，５５
０間のデータの受け渡しを行っているが、デュアルポー
トメモリ５６０は、通常のメモリと比較して高価であ
り、結果としてシステム全体の経済性を損う原因とな
る。また、デュアルポートメモリ５６０が外付けとなる
為、部品点数が増加し、システム全体の信頼性を損なう
原因となる。
【００１０】本発明の目的は、このような問題を解決
し、簡単な回路構成で安価にできると共に、信頼性を高
めたマイクロコンピュータを提供することにある。
【００１１】
【課題を解決するための手段】本発明の構成は、中央処
理装置と、この中央処理装置の命令実行に伴うデータ参
照が可能な内部メモリとを内蔵するマイクロコンピュー
タにおいて、前記中央処理装置が前記内部メモリに対す
るデータ参照を行なうアドレスおよびデータを転送する
内部バスと、前記内部メモリに対するデータ参照を行な
う制御信号を伝達する内部メモリ制御信号線と、外部か
らバス要求信号を受けた時に前記内部バスが未使用の状
態で有る場合にバス使用許可信号を出力すると共に外部
端子と前記内部バス及び前記メモリ制御信号を接続する
バス制御部とを備える事を特徴とする。
【００１２】
【実施例】図１は本発明の一実施例のマイクロコンピュ
ータのブロック図である。このマルチコンピュータシス
テムは、マイクロコンピュータ１００、マイクロコンピ
ュータ１５０、アドレスデコーダ１７０から構成され、
マイクロコンピュータ１００はＣＰＵ１１０と、ＣＰＵ
１１０からデータの書込み／読出しが可能な内部メモリ
１２０と、外部と内部のバス制御を行なうバス制御部１
３０とから構成されている。
【００１３】また、ＣＰＵ１１０と内部メモリ１２０と
バス制御部１３０とは、相互にメモリアクセス時の参照
アドレスのやり取りを行なう内部アドレスバス１０１，
メモリアクセス時のデータのやり取りを行なう内部デー
タバス１０２、メモリ参照が書込み／読出しのいずれで
あるかを示し書込み時に“０”，読出し時に“１”とな
る内部Ｒ／Ｗ信号１０３、メモリへの書込み／読出しを
行なうタイミングを指定する内部ＤＳＴＢ信号１０４で
接続されている。
【００１４】さらに、マイクロコンピュータ１５０とマ
イクロコンピュータ１００とは、マイクロコンピュータ
１５０がメモリアクセス時の参照アドレスを出力する外
部アドレスバス１５１、メモリアクセス時のデータのや
り取りを行なう外部データバス１５２、マイクロコンピ
ュータ１５０が行なうメモリ参照が書込み／読出しのい
ずれであるかを示し書込み時に“０”，読出し時に
“１”となる外部Ｒ／Ｗ信号１５３、メモリへの書込み
／読出しを行なうタイミングを指定する外部ＤＳＴＢ信
号１５４で接続されている。
【００１５】アドレスデコーダ１７０からマイクロコン
ピュータ１００へは、マイクロコンピュータ１５０が出
力する外部アドレスバス１５１上のアドレスがマイクロ
コンピュータ１００内の内部メモリ１２０を指している
場合に“１”となり、マイクロコンピュータ１００に対
し外部からの内部メモリ１２０へのアクセスを要求する
ＨＬＤＲＱ信号１０５が出力されている。
【００１６】また、マイクロコンピュータ１００からは
ＨＬＤＲＱ信号１０５によるアクセス要求を受け付けた
時に“０”となるＨＬＤＡＫ信号１０６が出力され、こ
れらＨＬＤＲＱ信号１０５とＨＬＤＡＫ信号１０６がＮ
ＡＮＤゲート１８０に入力し、ＮＡＮＤゲート１８０か
らマイクロコンピュータ１５０へは、ＲＥＡＤＹ信号１
５５が出力されている。マイクロコンピュータ１５０は
メモリアクセス時にＲＥＡＤＹ信号１５５が“０”にな
ると、その後ＲＥＡＤＹ信号１５５が“１”になるまで
マイクロコンピュータ１５０のメモリアクセスを停止さ
せる。
【００１７】次に、図２，図３のタイミング図により、
このシステムがメモリ参照を行なう場合の動作を説明す
る。図２（ａ）はＣＰＵ１１０が内部メモリ１２０に対
し、データ書込みを行なう場合のタイミング図である。
【００１８】ＣＰＵ１１０は、タイミングｔ１で内部Ｒ
／Ｗ信号１０３に書込みを示す“０”を出力すると共
に、内部アドレスバス１０１上にメモリ書込みを行なう
メモリアドレスを、内部データバス１０２上に書込むデ
ータを出力する。続いてｔ２〜ｔ３の期間、内部ＤＳＴ
Ｂ信号１０４にアクティブレベルである“０”を出力す
る事で、内部メモリ１２０に対するデータ書込みを行な
う。
【００１９】図２（ｂ）はマイクロコンピュータ１５０
がマイクロコンピュータ１００内の内部メモリ１２０に
対し、データ書込みを行なう場合のタイミング図であ
る。
【００２０】マイクロコンピュータ１５０は、タイミン
グｔ１１で外部Ｒ／Ｗ信号１５３に書込みを示す“０”
を出力すると共に、外部アドレスバス１５１上に内部メ
モリ１２０に対応するメモリアドレスを、外部データバ
ス１５２上に書込むデータを出力する。アドレスデコー
ダ１７０は外部アドレスバス１５１上のアドレスが内部
メモリ１２０を指している為、ＨＬＤＲＱ信号１０５を
“１”にする。
【００２１】バス制御部１３０は、ＨＬＤＲＱ信号１０
５が“１”になったのに対応し、タイミングｔ１２でＨ
ＬＤＡＫ信号１０６を“０”にするとともに、外部バス
と内部バスを接続し、外部アドレスバス１５１，外部デ
ータバス１５２，外部Ｒ／Ｗ信号１５３，外部ＤＳＴＢ
信号１５４上の値を、それぞれ内部アドレスバス１０
１，内部データバス１０２，内部Ｒ／Ｗ信号１０３，内
部ＤＳＴＢ信号１０４に出力する。そして、マイクロコ
ンピュータ１５０がｔ１３〜ｔ１４の期間、外部ＤＳＴ
Ｂ信号１５４にアクティブレベルである“０”を出力す
ると、内部ＤＳＴＢ信号１０４が“０”となり、内部メ
モリ１２０に対するマイクロコンピュータ１５０からの
データ書込みが終了する。
【００２２】なお、バス制御部１３０がＨＬＤＡＫ信号
１０６に“０”を出力し、内部バスが外部バスと接続さ
れている間に、ＣＰＵ１１０が内部メモリ１２０へのメ
モリアクセスを行なう必要が発生した場合には、ＣＰＵ
１１０はＨＬＤＡＫ信号１０６が“１”になり、内部バ
スが使えるようになるまで、メモリアクセスを待合わせ
る。
【００２３】図３は、ＣＰＵ１１０が内部メモリ１２０
への書込みを行なっている途中で、マイクロコンピュー
タ１５０が内部メモリ１２０への書込みを行なう場合の
タイミング図である。
【００２４】ＣＰＵ１１０は、タイミングｔ２１で内部
Ｒ／Ｗ信号１０３に書込みを示す“０”を出力すると共
に、内部アドレスバス１０１上にメモリ書込みを行なう
メモリアドレスを、内部データバス１０２上に書込むデ
ータを出力する。ＣＰＵ１１０が内部メモリ１２０への
書込みを行なっている途中であるｔ２２のタイミング
で、マイクロコンピュータ１５０が内部メモリ１２０へ
の書込みを開始し、外部Ｒ／Ｗ信号１５３に書込みを示
す“０”を出力すると共に、外部アドレスバス１５１上
に内部メモリ１２０に対応するメモリアドレスを、外部
データバス１５２上に書込むデータを出力する。アドレ
スデコーダ１７０は外部アドレスバス１５１上のアドレ
スが内部メモリ１２０を指している為、ＨＬＤＲＱ信号
１０５を“１”にする。
【００２５】バス制御部１３０は、現在内部バスをＣＰ
Ｕ１１０が使用中である為、ＣＰＵ１１０の内部メモリ
への書込み処理が終了するタイミングｔ２４まで、ＨＬ
ＤＡＫ信号１０６を“１”の状態で保つ。この為、ＲＥ
ＡＤＹ信号１５５は、タイミングｔ２２からｔ２４まで
“０”となり、マイクロコンピュータ１５０はメモリへ
の書込みをＲＥＡＤＹ信号１５５が“１”になるまでバ
スの状態を保ったまま停止する。そして、ＣＰＵ１１０
が、タイミングｔ２３〜ｔ２４の期間内部ＤＳＴＢ信号
を１０４にアクティブレベルである“０”を出力する
と、内部メモリ１２０にデータが書込まれ、ＣＰＵ１１
０から内部メモリ１２０に対するデータ書込みが行なわ
れる。バス制御部１３０はタイミングｔ２４でＣＰＵ１
１０から内部メモリ１２０へのデータ書込みが終了し、
内部バスが空き状態となる為、ＨＬＤＡＫ信号１０６を
“０”にすると共に、外部バスと内部バスを接続し、外
部アドレスバス１５１，外部データバス１５２，外部Ｒ
／Ｗ信号１５３，外部ＤＳＴＢ信号１５４上の値を、そ
れぞれ内部アドレスバス１０１，内部データバス１０
２，内部Ｒ／Ｗ信号１０３，内部ＤＳＴＢ信号１０４に
出力する。ＨＬＤＡＫ信号１０６が“０”になった為、
ＲＥＡＤＹ信号１５５は“１”となり、マイクロコンピ
ュータはメモリ書込みを再開し、ｔ２５〜ｔ２６の期
間、外部ＤＳＴＢ信号１５４にアクティブレベルである
“０”を出力すると、内部ＤＳＴＢ信号１０４が“０”
となり、内部メモリ１２０に対するマイクロコンピュー
タ１５０からのデータ書込みが行なわれる。
【００２６】以上の説明では、データ書込み時の動作を
説明したが、データ読出し時の動作は、内部Ｒ／Ｗ信号
１０３，外部Ｒ／Ｗ１５３信号が“１”となり、内部デ
ータバス１０２，外部データバス１５２上のデータの流
れの方向が書込み時の逆方向になるだけであるのでその
動作説明は省略する。
【００２７】以上述べた構成のマイクロコンピュータを
用いることにより、メモリを介した複数のマイクロコン
ピュータ間でのデータやり取りが可能なマルチマイクロ
コンピュータシステムを構成する事ができる。
【００２８】図４は本発明の第２の実施例のブロック図
である。このマイクロコンピュータシステムは、第１の
実施例のマイクロコンピュータシステムでは、マイクロ
コンピュータ１００が内部メモリにしかアクセスできな
いのに対し、外部メモリ２６０に対してもアクセスが行
なえるようにしている点が異なっている。
【００２９】このマイクロコンピュータシステムは、マ
イクロコンピュータ２００、マイクロコンピュータ１５
０、マイクロコンピュータ２００用の外部メモリ２６
０、アドレスデコーダ１７０、バスドライバ２９０から
構成されている。
【００３０】マイクロコンピュータ２００は、図１のマ
イクロコンピュータ１００に、ＣＰＵ１１０からのメモ
リアクセスが内部ＲＡＭ１２０，外部メモリ２６０のど
ちらに対するアクセスかを判断する内部アドレスデコー
ダ２４０が追加され、バス制御部２３０に、ＣＰＵ１１
０からのアクセスが外部メモリ２６０に対するアクセス
である場合、外部バスに内部バス上の値を出力する機能
を追加した点以外は同一の構成である。
【００３１】また、マイクロコンピュータ１５０とバス
ドライバ２９０はマイクロコンピュータ１５０がメモリ
アクセス時の参照アドレスを出力する外部アドレスバス
１５１，メモリアクセス時のデータのやり取りを行なう
外部データバス１５２、マイクロコンピュータ１５０が
行なうメモリ参照が書込み／読出しのいずれであるかを
示し書込み時に“０”，読出し時に“１”となる外部Ｒ
／Ｗ信号１５３、メモリへの書込み／読出しを行なうタ
イミングを指定する外部ＤＳＴＢ信号１５４で接続され
ている。
【００３２】さらに、マイクロコンピュータ２００，外
部メモリ２６０，バスドライバ２９０は、メモリアクセ
ス時の参照アドレスが流れる外部アドレスバス２０１、
メモリアクセス時のデータのやり取りを行なう外部デー
タバス２０２，メモリ参照が書込み／読出しのいずれで
あるかを示し書込み時に“０”，読出し時に“１”とな
る外部Ｒ／Ｗ信号２０３、メモリへの書込み／読出しを
行なうタイミングを指定する外部ＤＳＴＢ信号２０４で
接続されている。
【００３３】アドレスデコーダ１７０からマイクロコン
ピュータ２００へは、マイクロコンピュータ１５０が出
力する外部アドレスバス１５１上のアドレスがマイクロ
コンピュータ２００内の内部メモリ１２０を指している
場合に“１”となり、マイクロコンピュータ２００に対
し外部からの内部メモリ１２０へのアクセスを要求する
ＨＬＤＲＱ信号１０５が出力されている。
【００３４】また、マイクロコンピュータ２００からは
ＨＬＤＲＱ信号１０５によるアクセス要求を受け付けた
時に“０”となるＨＬＤＡＫ信号１０６が出力され、こ
れらＨＬＤＲＱ信号１０５とＨＬＤＡＫ信号１０６がＮ
ＡＮＤゲート１８０と、バスドライバ２９０に入力して
いる。このバスドライバ２９０は、ＨＬＤＲＱ信号１０
５が“０”の場合、マイクロコンピュータ１５０側のバ
スのデータをマイクロコンピュータ２００側のバスに接
続し、外部アドレスバス１５１，外部データバス１５
２，外部Ｒ／Ｗ信号１５３，外部ＤＳＴＢ信号１５４上
の値を、外部アドレスバス２０１，外部データバス２０
２，外部Ｒ／Ｗ信号２０３，外部ＤＳＴＢ信号２０４に
出力する。
【００３５】また、ＮＡＮＤゲート１８０からマイクロ
コンピュータ１５０へは、ＲＥＡＤＹ信号１５５が出力
され、マイクロコンピュータ１５０はメモリアクセス時
にＲＥＡＤＹ信号１５５が“０”になると、その後ＲＥ
ＡＤＹ信号１５５が“１”になるまでマイクロコンピュ
ータ１５０のメモリアクセスを停止させる。
【００３６】次に、図５，図６のタイミング図により、
このマイクロコンピュータシステムの動作を説明する。
図５は、ＣＰＵ１１０が外部メモリ２６０に対しデータ
書込みを行なう場合のタイミング図である。
【００３７】ＣＰＵ１１０は、タイミングｔ４１で内部
Ｒ／Ｗ信号１０３に書込みを示す“０”を出力すると共
に、内部アドレスバス１０１上にメモリ書込みを行なう
外部メモリ２６０に対応するメモリアドレスを、内部デ
ータバス１０２上に書込むデータを出力する。内部アド
レスデコーダ２４０は内部アドレスバス上のアドレスか
ら外部メモリ２６０に対するアクセスであると判断し、
バス制御部２３０は内部アドレスバス１０１，内部デー
タバス１０２，内部Ｒ／Ｗ信号１０３，内部ＤＳＴＢ信
号１０４上の値を、それぞれ外部アドレスバス２０１，
外部データバス２０２，外部Ｒ／Ｗ信号２０３，外部Ｄ
ＳＴＢ信号２０４に出力する。続いてｔ４２〜ｔ４３の
期間、内部ＤＳＴＢ信号１０４にアクティブレベルであ
る“０”を出力すると、外部ＤＳＴＢ信号２０４に
“０”が出力され、外部メモリ２６０に対するデータ書
込みが行なわれる。
【００３８】図６は、マイクロコンピュータ１５０がマ
イクロコンピュータ２００内の内部メモリ１２０に対
し、データ書込みを行なう場合のタイミング図である。
【００３９】マイクロコンピュータ１５０はタイミング
ｔ５１で外部Ｒ／Ｗ信号１５３に書込みを示す“０”を
出力すると共に、外部アドレスバス１５１上に内部メモ
リ１２０に対応するメモリアドレスを、外部データバス
１５２上に書込むデータを出力する。アドレスデコーダ
１７０は外部アドレスバス１５１上のアドレスが内部メ
モリ１２０を指している為、ＨＬＤＲＱ信号１０５を
“１”にする。
【００４０】バス制御部１３０は、ＨＬＤＲＱ信号１０
５が“１”になったのに対応し、タイミングｔ５２でＨ
ＬＤＡＫ信号１０６を“０”にするとともに、外部バス
と内部バスを接続し、外部アドレスバス２０１，外部デ
ータバス２０２，外部Ｒ／Ｗ信号２０３，外部ＤＳＴＢ
信号２０４上の値を、それぞれ内部アドレスバス１０
１，内部データバス１０２，内部Ｒ／Ｗ信号１０３，内
部ＤＳＴＢ信号１０４に出力する。また、バスドライバ
２９０はＨＬＤＡＫ信号１０６が“０”である為、外部
アドレスバス１５１，外部データバス１５２，外部Ｒ／
Ｗ信号１５３，外部ＤＳＴＢ信号１５４上の値を、それ
ぞれ外部アドレスバス２０１，外部データバス２０２，
外部Ｒ／Ｗ信号２０３，外部ＤＳＴＢ信号２０４に出力
する。
【００４１】この結果マイクロコンピュータ１５０側の
外部バス上の値が、マイクロコンピュータ２００内の内
部バス上に出力され、マイクロコンピュータ１５０がｔ
５３〜ｔ５４の期間、外部ＤＳＴＢ信号１５４にアクテ
ィブレベルである“０”を出力すると、内部ＤＳＴＢ信
号１０４が“０”となり、内部メモリ１２０に対するマ
イクロコンピュータ１５０からのデータ書込みが行なわ
れる。
【００４２】なお、マイクロコンピュータ２００上のＣ
ＰＵ１１０が内部メモリ１２０上のデータにアクセスを
行なう場合、及びＣＰＵ１１０からの内部メモリ１２０
へのアクセスの途中で、マイクロコンピュータ１５０か
ら内部メモリ１２０へのアクセスが発生した場合の動作
は、第１の実施例で説明した動作に図６で説明したバス
ドライバ２９０の動作が加わる以外は、動作は同一であ
る。
【００４３】本実施例のマイクロコンピュータシステム
によれば、第１の実施例のマイクロコンピュータシステ
ムと比較して、マイクロコンピュータ２００側の端子の
本数を増やす事無く、マイクロコンピュータ２００が外
部メモリに対するメモリアクセスを行なう事ができる。
【００４４】図７は本発明の第３の実施例のマルチコン
ピュータシステムのブロック図であり、マイクロコンピ
ュータ内部のメモリを２つに分割し、片方は内部のＣＰ
Ｕ専用のメモリとし、他方は内部のＣＰＵと外部の両方
からアクセス可能な構成としている。
【００４５】このマルチコンピュータシステムは、マイ
クロコンピュータ３００、マイクロコンピュータ３５
０、アドレスデコーダ３７０から構成され、マイクロコ
ンピュータ３００とマイクロコンピュータ３５０はマイ
クロコンピュータ３５０がメモリ参照時の参照アドレス
を出力する外部アドレスバス３５１、メモリ参照時のデ
ータのやり取りを行なう外部データバス３５２、マイク
ロコンピュータ３５０が行なうメモリ参照が書込み／読
出しのいずれであるかを示し、書込み時に“０”，読出
し時に“１”となる外部Ｒ／Ｗ信号３５３、メモリへの
書込み／読出しを行なうタイミングを指定する外部ＤＳ
ＴＢ信号３５４、ＨＬＤＡＫ信号３０６で接続されてい
る。マイクロコンピュータ３５０は、メモリ参照時にＨ
ＬＤＡＫ信号３０６が“０”になると、その後ＨＬＤＡ
Ｋ信号３０６が“１”になるまでメモリ参照を停止させ
る。
【００４６】アドレスデコーダ３７０からマイクロコン
ピュータ３００へは、マイクロコンピュータ３５０が出
力する外部アドレスバス３５１上のアドレスがマイクロ
コンピュータ３００内の内部共用メモリ３２１を指して
いる場合に“１”となり、マイクロコンピュータ３００
に対し外部からの内部共用メモリ３２１への参照を要求
するＨＬＤＲＱ信号３０５が出力されている。
【００４７】マイクロコンピュータ３００は、ＣＰＵ３
１０と、ＣＰＵ３１０からデータの書込み／読出しが可
能な内部ローカルメモリ３２０と、ＣＰＵ３１０及びマ
イクロコンピュータ１５０からデータの書込み／読出し
が可能な内部共用メモリ３２１と、内部アドレスデコー
ダ３４０とから構成されている。
【００４８】ＣＰＵ３１０からは、ＣＰＵ３１０がメモ
リ参照を行なう時に、ＣＰＵ３１０がメモリ参照時の参
照アドレスを出力する第１の内部アドレスバス３０１、
メモリ参照時のデータのやり取りを行なう第１の内部デ
ータバス３０２，ＣＰＵ３１０が行なうメモリ参照が書
込み／読出しのいずれであるかを示し、書込み時に
“０”，読出し時に“１”となる第１の内部Ｒ／Ｗ信号
３０３、メモリへの書込み／読出しを行なうタイミング
を指定する第１の内部ＤＳＴＢ信号３０４、ＣＰＵ３１
０がメモリ参照時に“１”を出力するＣＰＵメモリ参照
信号３０７が出力されている。
【００４９】内部ローカルメモリ３２０には、第１の内
部アドレスバス３０１、第１の内部データバス３０２、
第１の内部Ｒ／Ｗ信号３０３、第１の内部ＤＳＴＢ信号
３０４、ＣＰＵメモリ参照信号３０７が接続されてい
る。内部ローカルメモリ３２０は、ＣＰＵメモリ参照信
号３０７が“１”で且つ、第１の内部ＤＳＴＢ信号３０
４が“０”の時、第１の内部Ｒ／Ｗ信号３０３が“０”
の場合は第１の内部アドレスバス上のアドレスに、第１
の内部データバス３０２上のデータを書込み、第１の内
部Ｒ／Ｗ信号３０３が“１”の場合は第１の内部アドレ
スバス３０１上のアドレスからデータを読出し、第１の
内部データバス３０２上に読み出したデータを出力す
る。
【００５０】内部共有メモリ３２１には、第２の内部ア
ドレスバス３９１、第２の内部データバス３９２、第２
の内部Ｒ／Ｗ信号３９３、第２の内部ＤＳＴＢ信号３９
４、ＯＲゲート３２２の出力が接続している。内部共有
メモリ３２１は、ＯＲゲート３２２の出力が“１”で且
つ、第２の内部ＤＳＴＢ信号３９４が“０”の時、第２
の内部Ｒ／Ｗ信号３９３が“０”の場合は、第２の内部
アドレスバス３９１上のアドレスに、第２の内部データ
バス３９２上のデータを書込み、第２の内部Ｒ／Ｗ信号
３９３が“１”の場合は第２の内部アドレスバス上のア
ドレスからデータを読出し、第２の内部データバス３９
２上に読み出したデータを出力する。
【００５１】内部アドレスデコーダ３４０は、ＣＰＵ３
１０が出力する第１の内部アドレスバス３０１上のアド
レスをデコードし、ＣＰＵ３１０からのメモリ参照が内
部ローカルメモリ３２０を指している場合に内部ローカ
ルメモリ参照信号３４１に“１”を、その他の場合に
“０”を出力する。内部ローカルメモリ参照信号３４１
の負論理信号と、ＣＰＵ３１０がメモリ参照時に“１”
を出力するＣＰＵメモリ参照信号３０７がＡＮＤゲート
３８１に入力しており、ＡＮＤゲート３８１の出力の負
論理信号とＨＬＤＲＱ信号３０５がＡＮＤゲート３８２
に入力している。
【００５２】ＡＮＤゲート３８２の出力がセットリセッ
トフリップフロップ（以下、ＳＲ−ＦＦという）３８３
のセット側入力し、ＨＬＤＲＱ信号３０５の負論理信号
がＳＲ−ＦＦ３８３のリセット側に入力している。ＳＲ
−ＦＦ３８３は、ＡＮＤゲート３８２の出力が“１”の
場合に出力であるＨＬＤＡＫ信号３０６を“１”とし、
ＨＬＤＲＱ信号３０５が“０”の場合に出力であるＨＬ
ＤＡＫ信号３０６を“０”とし、ＡＮＤゲート３８２の
出力が“０”で、且つ、ＨＬＤＲＱ信号３０５が“１”
の場合に現在出力している値を保持する。ＳＲ−ＦＦ３
８３の出力であるＨＬＤＡＫ信号３０６と内部ローカル
メモリ参照信号３４１はＡＮＤゲート３８４に入力して
おり、ＡＮＤゲート３８４の出力はＣＰＵ３１０に入力
している。ＣＰＵ３１０はメモリ参照中にＡＮＤゲート
３８４の入力が“１”になると、その後ＡＮＤゲート３
８４の入力が畦になるまでメモリ参照を停止させる。
【００５３】また、ＨＬＤＡＫ信号３０６の負論理信号
が３ステートバスバッファ（以下バスドライバという）
３６１，３６４，３６５の制御信号として入力してお
り、ＨＬＤＡＫ信号３０６が“０”の時、各バスドライ
バ３６１，３６４，３６５はそれぞれ、第１の内部アド
レスバス３０１，第１の内部Ｒ／Ｗ信号３０３，第１の
内部ＤＳＴＢ信号３０４上の値を、第２の内部アドレス
バス３９１，第２の内部Ｒ／Ｗ信号３９３，第２の内部
ＤＳＴＢ信号３９４に出力する。
【００５４】ＨＬＤＡＫ信号３０６の負論理信号と内部
Ｒ／Ｗ信号３０３の負論理信号がＡＮＤゲート３６６
に、ＨＬＤＡＫ信号３０６の負論理信号と内部Ｒ／Ｗ信
号３０３がＡＮＤゲート３６７に入力しており、ＡＮＤ
ゲート３６６，ＡＮＤゲート３６７の出力は、それぞれ
バスドライバ３６２，３６３の制御信号として入力して
いる。そして、ＡＮＤゲート３６６の出力が“１”の場
合、バスドライバ３６２は第１の内部データバス３０２
上の値を、第２の内部データバス３９２に出力する。Ａ
ＮＤゲート３６７の出力が“１”の場合、バスドライバ
３６３は第２の内部データバス３９２上の値を、第２の
内部データバス３０２に出力する。
【００５５】さらに、ＨＬＤＡＫ信号３０６はバスドラ
イバ３３１，３３４，３３５の制御信号として入力して
おり、ＨＬＤＡＫ信号３０６が“１”の時、各バスドラ
イバ３３１，３３４，３３５はそれぞれ、外部アドレス
バス３５１，外部Ｒ／Ｗ信号３５３，外部ＤＳＴＢ信号
３５４上の値を、第２の内部アドレスバス３９１，第２
の内部Ｒ／Ｗ信号３９３，第２の内部ＤＳＴＢ信号３９
４に出力する。
【００５６】ＨＬＤＡＫ信号３０６と外部Ｒ／Ｗ信号３
５３の負論理信号がＡＮＤゲート３３６に、ＨＬＤＡＫ
信号３０６と内部Ｒ／Ｗ信号３０３がＡＮＤゲート３３
７に入力しており、ＡＮＤゲート３３６，ＡＮＤゲート
３３７の出力は、それぞれバスドライバ３３２，３３３
の制御信号として入力している。そして、ＡＮＤゲート
３３６の出力が“１”の場合、バスドライバ３３２は外
部データバス３５２上の値を、第２の内部データバス３
９２に出力する。ＡＮＤゲート３３７の出力が“１”の
場合、バスドライバ３３３は第２の内部データバス３９
２上の値を、外部データバス３５２に出力する。また、
ＨＬＤＡＫ信号３０６と内部ローカルメモリ参照信号３
４１の負論理信号がＯＲゲート３２２に入力している。
【００５７】次に、図８〜図１３のタイミング図により
ＣＰＵ３１０，マイクロコンピュータ３５０がメモリ参
照を行なう場合の動作を説明する。
【００５８】図８（ａ）は、ＣＰＵ３１０が内部ローカ
ルメモリ３２０に対しデータ書込みを行なう場合のタイ
ミング図である。ＣＰＵ３１０は、タイミングｔ１１１
で第１の内部Ｒ／Ｗ信号３０３に書込みを示す“０”を
出力すると共に、第１の内部アドレスバス３０１上に内
部ローカルメモリ３２０上のメモリ書込みを行なうアド
レスを、第１の内部データバス３０２上に書込むデータ
を出力する。
【００５９】内部アドレスデコーダ３４０は、第１の内
部アドレスバス３０１上のアドレスが内部ローカルメモ
リ３２０を指している為、内部ローカルメモリ参照信号
３４１に“１”を出力する。続いてｔ１１２〜ｔ１１３
の期間、ＣＰＵ３１０が第１の内部ＤＳＴＢ信号３０４
にアクティブレベルである“０”を出力すると、内部ロ
ーカルメモリ１２０は、第１の内部アドレスバス３０１
上のアドレスにデータ書込みを行なう。
【００６０】図８（ｂ）は、ＣＰＵ３１０が内部ローカ
ルメモリ３２０に対し、データ読出しを行なう場合のタ
イミング図である。ＣＰＵ３１０は、タイミングｔ１２
１で第１の内部Ｒ／Ｗ信号３０３に読出しを示す“１”
を出力すると共に、第１の内部アドレスバス３０１上に
内部ローカルメモリ３２０上のメモリ読出しを行なうア
ドレスを出力し、第１の内部データバス３０２をハイイ
ンピーダンス状態にする。
【００６１】内部アドレスデコーダ３４０は、第１の内
部アドレスバス３０１上のアドレスが内部ローカルメモ
リ３２０を指している為、内部ローカルメモリ参照信号
３４１に“１”を出力する。続いてｔ１２２〜ｔ１２３
の期間、ＣＰＵ３１０が第１の内部ＤＳＴＢ信号３０４
にアクティブレベルである“０”を出力すると、内部ロ
ーカルメモリ１２０は、第１の内部アドレスバス３０１
上のアドレスからデータを読出し、第１の内部データバ
ス３０２にデータを出力する。
【００６２】図９は、ＣＰＵ３１０が内部共有メモリ３
２１に対し、データ書込みを行なう場合のタイミング図
である。この場合にはマイクロコンピュータ３５０は内
部共有メモリ３２１に対するメモリ参照を行わず、ＨＬ
ＤＲＱ信号３０５は“０”であるとする。ＳＲ−ＦＦ３
８３は、ＨＬＤＲＱ信号３０５が“０”である為、ＨＬ
ＤＡＫ信号３０６に“０”を出力する。ＨＬＤＡＫ信号
３０６が“０”である為、バスドライバ３６１，３６
４，３６５は、それぞれ第１の内部アドレスバス３０
１，第１の内部Ｒ／Ｗ信号３０３，第１の内部ＤＳＴＢ
信号３０４上の値を、第２の内部アドレスバス３９１，
第２の内部Ｒ／Ｗ信号３９３，第２の内部ＤＳＴＢ信号
３９４に出力する。バスドライバ３３１，３３２，３３
３，３３４，３３５ではＨＬＤＡＫ信号３０６が“０”
であり、ＡＮＤゲート３３６，３３７も“０”を出力す
る為、外部信号と、第２の内部信号は切り離された状態
になっている。
【００６３】ＣＰＵ３１０は、タイミングｔ１３１で第
１の内部Ｒ／Ｗ信号３０３に書込みを示す“０”を出力
すると共に、第１の内部アドレスバス３０１上に内部ロ
ーカルメモリ３２０上のメモリ書込みを行なうアドレス
を、第１の内部データバス３０２上に書込むデータを、
ＣＰＵメモリ参照信号３０７に“１”を出力する。
【００６４】内部アドレスデコーダ３４０は、タイミン
グｔ１３１で出力された第１の内部アドレスバス３０１
上のアドレスが内部共有メモリ３２１を指している為、
内部ローカルメモリ参照信号３４１に“０”を出力し、
この結果、ＡＮＤゲート３６６は“１”，ＡＮＤゲート
３６７は“０”を出力する。ＡＮＤゲート３６６の出力
が“１”である為、バスドライバ３６２は第１の内部デ
ータバス３０２上の値を、第２の内部データバス３９２
に出力する。また、ＯＲゲート３２２は、内部ローカル
メモリ参照信号３４１が“０”である為、“１”を出力
する。続いてｔ１３２〜ｔ１３３の期間、ＣＰＵ３１０
が第１の内部ＤＳＴＢ信号３０４にアクティブレベルで
ある“０”を出力すると、第２の内部ＤＳＴＢ信号３９
４に“０”が出力され、内部共有メモリ３２１は、第２
の内部アドレスバス３９１上のアドレスに第２の内部デ
ータバス３９２上のデータを書込み、内部共有メモリ３
２１への書込みが行なわれる。
【００６５】なお、ＣＰＵ３１０が内部共有メモリ３２
１からデータを読出す場合には、第１の内部Ｒ／Ｗ信号
３０３が“１”となり、ＡＮＤゲート３６６が“１”を
出力する代りにＡＮＤゲート３６７が“１”を出力し、
バスドライバ３６２が第１の内部データバス３０２上の
値を第２の内部データバス３９２に出力する代りに、バ
スドライバ３６３が第２の内部データバス３９２上のデ
ータを第１のデータバス３０２に出力する点以外は、書
込みと動作は同一の為、詳細な説明は省略する。
【００６６】図１０は、マイクロコンピュータ３５０が
内部共有メモリ３２１に対し、データ書込みを行なう場
合のタイミング図であり、この場合にはＣＰＵ３１０は
メモリ参照を行わずＣＰＵメモリ参照信号３０７は
“０”を出力しているとする。
【００６７】マイクロコンピュータ３５０は、タイミン
グｔ１４１で外部Ｒ／Ｗ信号３５３に書込みを示す
“０”を出力すると共に、外部アドレスバス３５１上に
内部共用メモリ３２１に対応するメモリアドレスを、外
部データバス３５２上に書込むデータを出力する。アド
レスデコーダ３７０は外部アドレスバス３５１上のアド
レスが内部共用メモリ３２１を指している為、ＨＬＤＲ
Ｑ信号３０５を“１”にする。
【００６８】ＣＰＵメモリ参照信号３０７が“０”であ
るので、ＡＮＤゲート３８１の出力が“０”であり、且
つ、ＨＬＤＲＱ信号３０５が“１”である為、ＡＮＤゲ
ート３８２は“１”を出力し、ＳＲ−ＦＦ３８３はＨＬ
ＤＡＫ信号３０６に“１”を出力する。
【００６９】ＨＬＤＡＫ信号３０６が“１”である為、
バスドライバ３３１，３３４，３３５は、それぞれ、外
部アドレスバス３５１，外部Ｒ／Ｗ信号３５３，外部Ｄ
ＳＴＢ信号３５４上の値を、第２の内部アドレスバス３
９１，第２の内部Ｒ／Ｗ信号３９３，第２の内部ＤＳＴ
Ｂ信号３９４に出力する。バスドライバ３６１，３６
２，３６３，３６４，３６５では、ＨＬＤＡＫ信号３０
６が“１”であり、ＡＮＤゲート３６６，３６７も
“０”を出力する為、第１の内部信号と第２の内部信号
は切り離された状態になる。
【００７０】外部Ｒ／Ｗ信号３５３が“０”である為、
ＡＮＤゲート３３６は“１”，ＡＮＤゲート３３７は
“０”を出力する。ＡＮＤゲート３３６の出力が“１”
である為、バスドライバ３３２は外部データバス３０２
上の値を、第２の内部データバス３９２に出力する。ま
た、ＯＲゲート３２２は、ＨＬＤＡＫ信号３４１が
“１”である為、“１”を出力する。続いてｔ１４２〜
ｔ１４３の期間、マイクロコンピュータ３５０が外部Ｄ
ＳＴＢ信号３５４にアクティブレベルである“０”を出
力すると、第２の内部ＤＳＴＢ信号３９４に“０”が出
力され、内部共有メモリ３２１は、第２の内部アドレス
バス３９１上のアドレスに第２の内部データバス３９２
上のデータを書込む。
【００７１】ｔ１４３のタイミングでマイクロコンピュ
ータ３５０から内部共有メモリ３２１へのデータ書込み
が終了すると、マイクロコンピュータ３５０はアドレス
バス３５１上に内部共有メモリ３２１以外のアドレスを
出力する為、外部アドレスデコーダ３７０はＨＬＤＲＱ
信号に“０”を出力する。ＳＲ−ＦＦ３８３は、ＨＬＤ
ＲＱ信号が“０”となるため、ＨＬＤＡＫ信号３０６に
“０”を出力する。以上の動作で、マイクロコンピュー
タ３５０から内部共有メモリ３２１への書込みが行なわ
れる。
【００７２】なお、マイクロコンピュータ３５０が内部
共用メモリ３２１からデータを読出す場合には、外部Ｒ
／Ｗ信号３５３が“１”となり、ＡＮＤゲート３３６が
“１”を出力する代りにＡＮＤゲート３３７が“１”を
出力し、バスドライバ３３２が外部データバス３５２上
の値を第２の内部データバス３９２に出力する代りに、
バスドライバ３３３が第２の内部データバス３９２上の
データを外部３５２に出力する点以外は、書込みと動作
は同一である。
【００７３】図１１は、ＣＰＵ３１０が内部ローカルメ
モリ３２０に対しデータ書込みを行なっている時に、マ
イクロコンピュータ３５０が内部共有メモリ３２１に対
するメモリ参照を行なった場合の動作を示すタイミング
図である。
【００７４】ＣＰＵ３１０は、タイミングｔ１５１で第
１の内部Ｒ／Ｗ信号３０３に書込みを示す“０”を出力
すると共に、第１の内部アドレスバス３０１上に内部ロ
ーカルメモリ３２０上のメモリ書込みを行なうアドレス
を、第１の内部データバス３０２上に書込むデータを、
ＣＰＵメモリ参照信号３０７に“１”を出力する。内部
アドレスデコーダ３４０は、第１の内部アドレスバス３
０１上のアドレスが内部ローカルメモリ３２０を指して
いる為、内部ローカルメモリ参照信号３４１に“１”を
出力する。
【００７５】次に、マイクロコンピュータ３５０がタイ
ミングｔ１５２で内部共有メモリ３２１に対するデータ
書込みを開始し、外部Ｒ／Ｗ信号３５３に書込みを示す
“０”を出力すると共に、外部アドレスバス３５１上に
内部共用メモリ３２１に対応するメモリアドレスを、外
部データバス３５２上に書込むデータを出力する。アド
レスデコーダ３７０は外部アドレスバス３５１上のアド
レスが内部共用メモリ３２１を指している為、ＨＬＤＲ
Ｑ信号３０５を“１”にする。
【００７６】ＡＮＤゲート３８１は、内部ローカルメモ
リ参照信号３４１が“１”である為、“０”が出力され
る。ＡＮＤゲート３８１の出力が“０”であり、且つ、
ＨＬＤＲＱ信号３０５が“１”である為、ＡＮＤゲート
３８２は“１”を出力し、ＳＲ−ＦＦ３８３はＨＬＤＡ
Ｋ信号３０６に“１”を出力する。ＨＬＤＡＫ信号３０
６が“１”となる為、バスドライバ３３１，３３４，３
３５は、それぞれ、外部アドレスバス３５１，外部Ｒ／
Ｗ信号３５３，外部ＤＳＴＢ信号３５４上の値を、第２
の内部アドレスバス３９１，第２の内部Ｒ／Ｗ信号３９
３，第２の内部ＤＳＴＢ信号３９４に出力する。
【００７７】また、バスドライバ３６１，３６２，３６
３，３６４，３６５では、ＨＬＤＡＫ信号３０６が
“１”であり、ＡＮＤゲート３６６，３６７も“０”を
出力する為、第１の内部信号と第２の内部信号は切り離
された状態になる。また、外部Ｒ／Ｗ信号３５３が
“０”である為、ＡＮＤゲート３３６は“１”，ＡＮＤ
ゲート３３７は“０”を出力する。ＡＮＤゲート３３６
の出力が“１”である為、バスドライバ３３２は外部デ
ータバス３０２上の値を、第２の内部データバス３９２
に出力する。また、ＯＲゲート３２２は、ＨＬＤＡＫ信
号３０６が“１”である為、“１”を出力する。
【００７８】そしてｔ１５３〜ｔ１５５の期間、ＣＰＵ
３１０が第１の内部ＤＳＴＢ信号３０４にアクティブレ
ベルである“０”を出力すると、内部ローカルメモリ１
２０は、第１の内部アドレスバス３０１上のアドレスに
データ書込みを行なう。次に、ｔ１５４〜ｔ１５６の期
間、マイクロコンピュータ３５０が、外部ＤＳＴＢ信号
３５４にアクティブレベルである“０”を出力すると、
第２の内部ＤＳＴＢ信号３９４に“０”が出力され、内
部共有メモリ３２１は、第２の内部アドレスバス３９１
上のアドレスに第２の内部データバス３９２上のデータ
を書込む。
【００７９】タイミングｔ１５６でマイクロコンピュー
タ３５０から内部共有メモリ３２１へのデータ書込みが
終了するとマイクロコンピュータ３５０が出力するアド
レスバス３５１上のアドレスが内部共有メモリ３２１以
外のアドレスとなり、外部アドレスデコーダ３７０はＨ
ＬＤＲＱ信号に“０”を出力する。ＳＲ−ＦＦ３８３
は、ＨＬＤＲＱ信号が“０”となるため、ＨＬＤＡＫ信
号３０６に“０”を出力する。
【００８０】以上述べたように、ＣＰＵ３１０から内部
ローカルメモリ３２０への書込みと、マイクロコンピュ
ータ３５０から内部共有メモリ３２１への書込みが並行
して行なわれる。
【００８１】図１２は、ＣＰＵ３１０が内部共有メモリ
３２０に対しデータ書込みを行なっている時に、マイク
ロコンピュータ３５０が内部共有メモリ３２１に対する
メモリ参照を行なった場合の動作を示すタイミング図で
ある。
【００８２】ＣＰＵ３１０は、タイミングｔ１６１で第
１の内部Ｒ／Ｗ信号３０３に書込みを示す“０”を出力
すると共に、第１の内部アドレスバス３０１上に内部共
有メモリ３２１上のメモリ書込みを行なうアドレスを、
第１の内部データバス３０２上に書込むデータを、ＣＰ
Ｕメモリ参照信号３０７に“１”を出力する。内部アド
レスデコーダ３４０は、第１の内部アドレスバス３０１
上のアドレスが内部共有メモリ３２１を指している為、
内部ローカルメモリ参照信号３４１に“０”を出力す
る。
【００８３】次に、マイクロコンピュータ３５０がタイ
ミングｔ１６２で内部共有メモリ３２１に対するデータ
書込みを開始し、マイクロコンピュータ３５０はタイミ
ングｔ１４１で外部Ｒ／Ｗ信号３５３に書込みを示す
“０”を出力すると共に、外部アドレスバス３５１上に
内部共有メモリ３２１に対応するメモリアドレスを、外
部データバス３５２上に書込むデータを出力する。アド
レスデコーダ３７０は外部アドレスバス３５１上のアド
レスが内部共有メモリ３２１を指している為、ＨＬＤＲ
Ｑ信号３０５を“１”にする。
【００８４】ＡＮＤゲート３８１は、ＣＰＵメモリ参照
信号３０７が“１”であり、且つ、内部ローカルメモリ
参照信号３４１が“０”である為、ＣＰＵ３１０から内
部共有メモリ３２１へのメモリ参照が終了するｔ１６４
のタイミングまで“１”が出力される。ＡＮＤゲート３
８１の出力が“１”であるため、ＡＮＤゲート３８２は
“０”を出力し、ＳＲ−ＦＦ３８３はＨＬＤＡＫ信号３
０６を“０”のままに保つ。
【００８５】マイクロコンピュータ３５０はＨＬＤＡＫ
信号３０６が“０”である為、メモリ参照をバスの状態
を保ったまま停止する。また、ｔ１６４のタイミングま
でＨＬＤＡＫ信号３０６が“０”である為、第２の内部
バスは第１の内部バスに接続された状態となる。
【００８６】続いてタイミングｔ１６３〜ｔ１６４の期
間、ＣＰＵ３１０が第１の内部ＤＳＴＢ信号３０４にア
クティブレベルである“０”を出力すると、第２の内部
ＤＳＴＢ信号３９４に“０”が出力され、内部共有メモ
リ３２１は、第２の内部アドレスバス３９１上のアドレ
スに第２の内部データバス３９２上のデータを書込み、
ＣＰＵ３１０から内部共有メモリ３２１への書込みが行
なわれる。
【００８７】ＣＰＵ３１０から内部共有メモリ３２１へ
のデータ書込みがタイミングｔ１６４で終了すると、Ｃ
ＰＵメモリ参照信号３０７が“０”となるため、ＡＮＤ
ゲート３８１が“０”を、ＡＮＤゲート３８２が“１”
を出力し、ＳＲ−ＦＦ３８３はＨＬＤＡＫ信号３０６に
“１”を出力する。タイミングｔ１６４でＨＬＤＡＫ信
号３０６が“１”となると、第２の内部バスは外部バス
と接続され、そして、マイクロコンピュータ３５０は、
ＨＬＤＡＫ信号３０６が“１”となった為、メモリ参照
を再開する。
【００８８】マイクロコンピュータ３５０が、タイミン
グｔ１６５〜ｔ１６６の期間、外部ＤＳＴＢ信号３５４
にアクティブレベルである“０”を出力すると、第２の
内部ＤＳＴＢ信号３９４に“０”が出力され、内部共有
メモリ３２１は、第２の内部アドレスバス３９１上のア
ドレスに第２の内部データバス３９２上のデータを書込
み、マイクロコンピュータ３５０から内部共有メモリ３
２１への書込みが行なわれる。
【００８９】図１３は、マイクロコンピュータ３５０が
内部共有メモリ３２０に対しデータ書込みを行なってい
る時に、ＣＰＵ３１０が内部共有メモリ３２１に対する
データ書込みを行なった場合の動作を示すタイミング図
である。
【００９０】マイクロコンピュータ３５０は、タイミン
グｔ１７１で外部Ｒ／Ｗ信号３５３に書込みを示す
“０”を出力すると共に、外部アドレスバス３５１上に
内部共用メモリ３２１に対応するメモリアドレスを、外
部データバス３５２上に書込むデータを出力する。アド
レスデコーダ３７０は外部アドレスバス３５１上のアド
レスが内部共用メモリ３２１を指している為、ＨＬＤＲ
Ｑ信号３０５を“１”にする。ＣＰＵ３１０がメモリ参
照を行なっていないので、ＣＰＵメモリ参照信号３０７
は“０”であり、ＡＮＤゲート３８１は“０”を出力す
る。ＨＬＤＲＱ信号３０５が“１”である為、ＡＮＤゲ
ート３８２は“１”を出力し、ＳＲ−ＦＦ３８３はＨＬ
ＤＡＫ信号３０６に“１”を出力する。
【００９１】次に、ＣＰＵ３１０がタイミングｔ１７２
で第１の内部Ｒ／Ｗ信号３０３に書込みを示す“０”を
出力すると共に、第１の内部アドレスバス３０１上に内
部共有メモリ３２１上のメモリ書込みを行なうアドレス
を、第１の内部データバス３０２上に書込むデータを出
力する。
【００９２】内部アドレスデコーダ３４０は、第１の内
部アドレスバス３０１上のアドレスが内部共有メモリ３
２１を指している為、内部ローカルメモリ参照信号３４
１に“０”を出力する。ＡＮＤゲート３８４はＨＬＤＡ
Ｋ信号３０６が“１”で、内部ローカルメモリ参照信号
３４１が“０”である為、“１”を出力する。この結果
ＣＰＵ３１０は、メモリ参照をバスの状態を保ったまま
停止する。
【００９３】ＨＬＤＡＫ信号３０６が“１”であるた
め、第２の内部バスは外部バスに接続された状態となっ
ており、タイミングｔ１７３〜ｔ１７４の期間、マイク
ロコンピュータ３５０が外部ＤＳＴＢ信号３５４にアク
ティブレベルである“０”を出力すると、第２の内部Ｄ
ＳＴＢ信号３９４に“０”が出力され、内部共有メモリ
３２１は、第２の内部アドレスバス３９１上のアドレス
に第２の内部データバス３９２上のデータを書込み、マ
イクロコンピュータ３５０から内部共有メモリ３２１へ
の書込みが行なわれる。マイクロコンピュータ３５０か
ら内部共有メモリ３２１へのデータ書込みがｔ１７４の
タイミング終了すると、マイクロコンピュータ３５０が
出力するアドレスバス３５１上のアドレスが内部共有メ
モリ３２１以外のアドレスとなり、外部アドレスデコー
ダ３７０はＨＬＤＲＱ信号に“０”を出力する。ＳＲ−
ＦＦ３８３は、ＨＬＤＲＱ信号が“０”となるため、Ｈ
ＬＤＡＫ信号３０６に“０”を出力する。
【００９４】タイミングｔ１７４でＨＬＤＡＫ信号３０
６が“０”となると、第２の内部バスは第１の内部バス
と接続され、また、ＡＮＤゲート３８４は“０”を出力
する為、ＣＰＵ３１０は内部共有メモリ３２１に対する
データ書込みを再開する。
【００９５】ＣＰＵ３１０がタイミングｔ１７５〜ｔ１
７６の期間、第１の内部ＤＳＴＢ信号３０４にアクティ
ブレベルである“０”を出力すると、第２の内部ＤＳＴ
Ｂ信号３９４に“０”が出力され、内部共有メモリ３２
１は、第２の内部アドレスバス３９１上のアドレスに第
２の内部データバス３９２上のデータを書込み、ＣＰＵ
３１０から内部共有メモリ３２１への書込みが行なわれ
る。
【００９６】以上述べたマイクロコンピュータを用いる
ことにより、内部共用メモリに対し内部のＣＰＵと外部
のマイクロコンピュータの双方からメモリ参照を行なう
事が可能となると共に、外部のマイクロコンピュータか
ら内部共有メモリに対するメモリ参照と同時に内部ＣＰ
Ｕから内部ローカルメモリに対するメモリ参照を行なう
事ができる。
【００９７】この結果、外部のマイクロコンピュータと
共有する必要がないデータは、内部ローカルメモリ内に
格納し、内部ＣＰＵは通常のメモリ参照は内部ローカル
メモリに対し実行する様にプログラムを作成する事で、
外部のマイクロコンピュータから内部共用メモリへのメ
モリ参照が多発した場合でも、内部ＣＰＵを待機させる
事なくプログラムを実行でき、内部ＣＰＵの性能をほと
んど落とす事なく、複数のマイクロコンピュータ間での
データやり取りが可能なマルチマイクロコンピュータシ
ステムを構成する事ができる。
【００９８】
【発明の効果】以上述べたように本発明は、高価なデュ
アルポートＲＡＭを用いる事無く、メモリを介した複数
のマイクロコンピュータ間でのデータやり取りが可能な
マルチマイクロコンピュータシステムを安価に構成する
事ができる。また、外部にメモリを付ける事無くシステ
ムを構成する事ができる為、システム全体の信頼性を向
上させる事ができる。
【００９９】さらに、外部メモリ参照用の端子と外部か
ら内部メモリを参照する端子を共用できる為、外部にメ
モリを接続する場合にもマイクロコンピュータの端子数
を増やす事無く実現する事ができ、端子の増加によるボ
ード設計等における設計工数の増加を抑える事ができる
などと実用上の効果は非常に大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例のマイクロコンピュータ
システムのブロック図。
【図２】図１の実施例のメモリへの書込み動作のタイミ
ング図。
【図３】図１の動作を説明するタイミング図。
【図４】本発明の第２の実施例におけるマイクロコンピ
ュータシステムのブロック図。
【図５】図４のメモリへの書込み動作のタイミング図。
【図６】図４の動作を説明するタイミング図。
【図７】本発明の第３の実施例におけるマイクロコンピ
ュータシステムのブロック図。
【図８】図７のマイクロコンピュータシステムにおける
メモリ参照動作のタイミング図。
【図９】図７の動作を説明するタイミング図。
【図１０】図７の動作を説明するタイミング図。
【図１１】図７の動作を説明するタイミング図。
【図１２】図７の動作を説明するタイミング図。
【図１３】図７の動作を説明するタイミング図。
【図１４】従来のマイクロコンピュータシステムの一例
のブロック図。
【図１５】図１４のマイクロコンピュータシステムのお
けるメモリ参照のタイミング図。
【符号の説明】
１００，１５０，２００，２５０，３００，３５０，５
００，５５０ マイクロコンピュータ １０１，１０２ 内部アドレスバス １０３ 内部Ｒ／Ｗバス １０４ 内部ＤＳＴＢ信号 １０５，３０５ ＨＬＤＲＱ信号 １０６，３０６ ＨＬＤＡＫ信号 １１０，３１０ ＣＰＵ １２０ 内部メモリ １３０，２３０ バス制御部 １５１，１５２，２０１，２０２，３５１，３５２
外部アドレスバス １５３，２０３，３５３ 外部Ｒ／Ｗバス １５４，２０４，３５４ 外部ＤＳＴＢ信号 １５５ ＲＥＡＤＹ信号 １７０ アドレスデコーダ １８０ ＮＡＮＤゲート ２４０，３４０ 内部アドレスデコーダ ２６０ 外部メモリ ２９０ バスドライバ ３０１ 第１の内部アドレスバス ３０２ 第１の内部アドレスバス ３０３ 第１の内部Ｒ／Ｗバス ３０４ 第１の内部ＤＳＴＢ信号 ３０７ ＣＰＵメモリ参照信号 ３２０ 内部ローカルメモリ ３２１ 内部共用メモリ ３２２ ＯＲゲート ３３１〜３３５，３６１〜３６５ バスドライバ ３３６，３３７，３６６，３６７，３８１，３８２
ＡＮＤゲート ３４１ 内部ローカルメモリ参照信号 ３７０ 外部アドレスデコーダ ３８３ ＳＲ−ＦＦ ３９１，３９２ 第２の内部アドレスバス ３９３ 第２の内部Ｒ／Ｗバス ３９４ 第２の内部ＤＳＴＢ信号 ５６０ デュアルポートメモリ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 中央処理装置と、この中央処理装置の命
    令実行に伴うデータ参照が可能な内部メモリとを内蔵す
    るマイクロコンピュータにおいて、前記中央処理装置が
    前記内部メモリに対するデータ参照を行なうアドレスお
    よびデータを転送する内部バスと、前記内部メモリに対
    するデータ参照を行なう制御信号を伝達する内部メモリ
    制御信号線と、外部からバス要求信号を受けた時に前記
    内部バスが未使用の状態で有る場合にバス使用許可信号
    を出力すると共に外部端子と前記内部バス及び前記メモ
    リ制御信号を接続するバス制御部とを備える事を特徴と
    するマイクロコンピュータ。
  2. 【請求項２】 中央処理装置は、内部バスに出力したア
    ドレスが内部メモリを指示していることを判断するアド
    レス判別部を備え、このアドレス判別部が前記内部バス
    上のアドレスが前記内部メモリを指示していないと判断
    した時、バス制御部が前記内部バス，前記内部メモリ制
    御信号線を前記外部端子に接続するようにした請求項１
    記載のマイクロコンピュータ。
  3. 【請求項３】 中央処理装置と、この中央処理装置の命
    令実行に伴うデータ参照が可能な第１の内部メモリと、
    前記中央処理装置と外部端子の双方からデータ参照が可
    能な第２の内部メモリとを内蔵するマイクロコンピュー
    タにおいて、前記中央処理装置が前記第１の内部メモリ
    に対するデータ参照を行なうアドレスおよびデータを転
    送する第１の内部バスと、前記第１の内部メモリに対す
    るデータ参照を行なう制御信号を伝達する第１の内部メ
    モリ制御信号線と、前記第２の内部メモリに対するデー
    タ参照を行なうアドレスおよびデータを転送する第２の
    内部バスと、前記第２の内部メモリに対するデータ参照
    を行なう制御信号を伝達する第２の内部メモリ制御信号
    線と、外部から前記第２の内部メモリに対するデータ参
    照を要求するバス要求信号を受けた時に前記中央処理装
    置が前記第２の内部メモリに対するデータ参照を行なっ
    ていない場合にバス使用許可信号を出力し、このバス使
    用許可信号出力中は前記中央処理装置から前記第２の内
    部メモリに対するデータ参照を禁止するバス制御部と、
    このバス制御部が前記バス使用許可信号を出力していな
    い場合に、前記第１のバスと前記第２のバス及び前記第
    １の内部メモリ制御信号線と前記第２の内部メモリ制御
    信号線を接続する第１のバス接続装置と、前記バス制御
    部が前記バス使用許可信号を出力している場合に、外部
    端子と前記内部バス，及び前記メモリ制御信号を接続す
    る第２のバス接続装置とを備える事を特徴とするマイク
    ロコンピュータ。
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