JPH0520444A

JPH0520444A - 画像読み取り装置

Info

Publication number: JPH0520444A
Application number: JP3171229A
Authority: JP
Inventors: Kikuo Mita; 喜久夫三田
Original assignee: Eastman Kodak Japan Ltd
Current assignee: Eastman Kodak Japan Ltd
Priority date: 1991-07-11
Filing date: 1991-07-11
Publication date: 1993-01-29

Abstract

(57)【要約】【目的】画像エッジ強調処理用ディジタルフィルタに
用いる記憶手段と、撮像素子の光検知素子の感度補正に
用いる記憶手段とを兼用する。【構成】無地の基準原稿１７からの反射光は一次元撮
像素子１４で画像信号に変換され、さらにＡ／Ｄ変換器
１８でディジタル変換された後乗算器２３を通過して記
憶回路２８に書き込まれる。マイクロプロセッサ２６
は、この記憶回路２８の内容から一次元撮像素子１４の
各光検知素子ごとの感度補正係数を算出し、シフトレジ
スタ２５にセットする。一般の原稿１２の読取時には、
乗算器２３により、読み取った各画素データにシフトレ
ジスタ２５内の各感度補正係数を乗じて各光検知素子の
感度補正を行い、記憶回路２８に書き込むと共に、画素
平均回路２７に入力する。そして、減算器２９で、記憶
回路２８より順次読み出される画像データから画素平均
回路２７の出力を差し引いて、画像エッジの強調を行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、撮像素子で読み取った
画像データのエッジを強調する機能と、撮像素子の感度
の不均一を補正する機能とを有する画像読み取り装置に
関する。

【０００２】

【従来の技術】データ入力の一手段としていわゆるイメ
ージスキャナといわれる画像読み取り装置が盛んに利用
されるに至っているが、これをさらに普及させるには、
図形や文字等の読み取りの高速性、正確性、及び経済性
がなお一層要求される。このためこのような装置では、
特別な分野での利用を除き、読み取った画像を二値化し
たうえで蓄積、伝送、及び印刷等を行うようになってい
る。

【０００３】ところで、このような装置の読み取りの対
象となる原稿には様々なものがある。例えば、濃度の高
い有色用紙上に書かれた文字や、何度もコピーをした結
果背景が汚れた原稿等、読み取り対象の文字や図形等以
外の余分な情報が存在するものも多い。従って、このよ
うな原稿を読み取りに際しては、単に画像をそのまま読
み取るのではなく、背景の明るさやノイズ情報に囚われ
ることなく目的の画像のエッジを強調する処理が必要と
なる。このようなエッジ強調処理は、通常、ディジタル
フィルタを用いて各画素ごとにその周囲の明るさの平均
値を求め、これを各画素データから差し引くことにより
行われるようになっている。この場合、読み取った画像
データを一旦記憶するための記憶回路が必要となる。通
常、この記憶回路には１ページ分の画像データを記憶さ
せるため、読み取りの画素密度に依存して大きな記憶容
量が必要となる。

【０００４】ところで、このような装置で原稿上の画像
情報を読み取るには、例えばＣＣＤ（Charge Coupled D
evice)等の多数の光検知素子からなるイメージセンサが
用いられるが、これらの各光検知素子間の感度特性は必
ずしも一致せず、画像品質を維持する上で問題となる。
このため、この感度特性のばらつきを補正するための処
理が行なわれていた。

【０００５】

【発明が解決しようとする課題】ところが、これを実現
するには、補正用の画像データを記憶するための記憶回
路が必要となり、この場合にも１ページ分の画像データ
を格納する容量が必要となる。従って、上記したエッジ
強調処理機能をも有する装置にあっては、かかる大容量
の記憶回路が複数必要となり、装置の大型化とコストア
ップを招くおそれがあった。

【０００６】従って、上記問題点を解決しなければなら
ないという課題がある。

【０００７】この発明は、かかる課題を解決するために
なされたもので、ディジタルフィルタを備え画像エッジ
強調処理機能を有する装置にあっては、新たな記憶回路
を設けることなく、上記した光検知素子間の感度補正を
行うことができる画像読み取り装置を得ることを目的と
する。

【０００８】

【課題を解決するための手段】この発明に係る画像読み
取り装置は、(i) 読み取り対象としての原稿からの反射
光または透過光を受光して電気信号に変換する多数の光
検知素子からなる撮像素子と、(ii)この撮像素子により
無地の基準原稿から読み取られた画像データを記憶する
記憶手段と、(iii) この記憶手段の内容を読み出し、撮
像素子の各光検知素子に対応する画像データを基に、各
光検知素子ごとの感度補正係数を算出する算出手段と、
(iv)一般原稿の読み取りに際し、撮像素子の各光検知素
子から出力される画像信号に対し、演算手段により算出
された各光検知素子ごとの感度補正係数をそれぞれ対応
させて乗じる乗算手段とを有するとともに、撮像素子に
より読み取られた画像パターンのエッジを強調する処理
を行うためのディジタルフィルタを有し、このディジタ
ルフィルタによるエッジ強調処理対象の画像データの格
納先として上記した記憶手段を兼用するものである。

【０００９】

【作用】本発明に係る画像読み取り装置では、原稿読み
取り用の光検知素子の感度補正に用いる記憶手段を、画
像エッジ強調処理用のディジタルフィルタで用いる記憶
手段としても共用することができる。

【００１０】

【実施例】以下実施例につき本発明を詳細に説明する。

【００１１】図１は本発明の一実施例における画像読み
取り装置の要部を表わしたものである。この装置には光
源１１が備えられ、矢印Ｓの方向に一定速度で移動する
原稿１２を照明するようになっている。この光源１１で
照明された原稿１２上の文字や図形等のパターンは、レ
ンズや光学フィルタ等からなる光学系１３により集光さ
れ、所定寸法の微細な多数の光検知素子からなる一次元
撮像素子１４上に結像するようになっている。この一次
元撮像素子１４の各光検知素子からは、各画素に対応し
て画素クロック（ＶＣＬＫ）１５に同期したアナログの
画像信号１６が順次出力され、アナログディジタル（Ａ
／Ｄ）変換器１８に入力されるようになっている。ここ
では、各主走査ラインにおける画像信号１６の出力は、
矢印Ｍの方向に行われるものとする。一次元撮像素子１
４からは画素クロック１５のほか、各主走査ラインごと
にライン同期クロック（ＬＳＮＣ）２２が出力され、共
にクロック制御回路１９に入力されるようになってい
る。

【００１２】Ａ／Ｄ変換器１８の出力側は、乗算器２３
の一方の入力端子Ａに接続されている。乗算器２３の他
の入力端子Ｂは、シフトレジスタ２５を介してマイクロ
プロセッサ２６へと接続されている。この乗算器２３
は、マイクロプロセッサ２６からの指示により乗算機能
のオンオフができるようになっている。乗算器２３の出
力側は２分岐され、画素平均回路２７と記憶回路２８に
接続されている。このうち画素平均回路２７は、クロッ
ク制御回路１９から供給される各種クロックに同期し
て、入力された画像データの平均化処理を行い、また、
記憶回路２８は、乗算器２３から出力された画像データ
を順次記憶するようになっている。この記憶回路２８の
内容は、必要に応じてマイクロプロセッサ２６により読
み出されるようになっている。

【００１３】画素平均回路２７の出力側は、減算器２９
の一方の入力端子Ｃに接続されている。この減算器２９
の他の入力端子Ｄは、記憶回路２８に接続されている。

【００１４】以上のような構成の画像読み取り装置の動
作を説明する。まず一次元撮像素子１４の各検知素子の
感度を補正するために、無地の基準用紙の読み取りを行
う場合の動作を説明する。

【００１５】光源１１で照明された基準原稿１７からの
反射光が光学系１３により集光され、一次元撮像素子１
４の光検知素子上に結像すると、これらの光検知素子は
受光した光の強度に応じた画像信号１６を順次出力す
る。そして、１ライン分の画像信号出力が終了するタイ
ミングで、基準原稿１７は矢印Ｓの方向（副走査方向）
に１ライン分移動する。ここで１ライン分とは、一次元
撮像素子１４の読み取り分解能に対応した１主走査分の
画素データをいう。

【００１６】次のラインについても、同様に、一次元撮
像素子の各光検知素子から基準原稿１７の各画素に対応
した画像信号が順次出力される。以下同様にして、基準
原稿１７上のすべての画像パターンの読み取りが行われ
る。

【００１７】一次元撮像素子１４から出力された画像信
号１６は、Ａ／Ｄ変換器１８によりディジタルの画像信
号２１に変換され、乗算器２３に入力される。このと
き、乗算器２３はマイクロプロセッサ２６の指示により
乗算機能がオフされているため、画像信号２１はそのま
ま出力され、画素平均回路２７と記憶回路２８に入力さ
れる。これにより、記憶回路２８には基準原稿１７の１
ページ分の画像データが格納される。そして、マイクロ
プロセッサ２６は、この記憶回路２８の内容を基に一次
元撮像素子１４の各光検知素子についての感度補正係数
を算出してシフトレジスタ２５に出力する。以下、図２
と共に、この動作を詳細に説明する。

【００１８】図２は、一次元撮像素子１４の各光検知素
子と記憶回路２８の内容を対応付けて表わしたものであ
る。同図（Ａ）に示すように、この一次元撮像素子１４
にはｎ個の光検知素子Ｃ₀〜Ｃ_n-1が配列され、これら
の各々で読み取られた画素データが、同図（Ｂ）に示す
ような配列で記憶回路２８に格納される。ここで、第１
ラインで読み取られた画素データをＰ₀₀〜Ｐ_0(n-1)と
し、最終の第（ｍ−１）ラインで読み取られた画素デー
タをＰ_(m-1)0〜Ｐ_(m-1)(n-1)とすると、例えば光検知素
子Ｃ₀により副走査方向に（ｍ−１）回繰り返し読み取
られた画素データは、Ｐ₀₀〜Ｐ_(m-1)0となる。

【００１９】さて、マイクロプロセッサ２６は、記憶回
路２８のデータを基に、各光検知素子について、副走査
方向にページ終端まで繰り返し読み取った画素データを
加算してｍで除することにより、その平均値ａ_i（ｉ＝
０〜ｎ−１）を求める。例えば光検知素子Ｃ₀について
は、Ｐ₀₀〜Ｐ_(m-1)0を加算したものをｍで除することに
より、平均値ａ₀を得る。

【００２０】次に、マイクロプロセッサ２６は、次の
（１）式で得られる値を感度補正係数ｋ_iとしてシフト
レジスタ２５に書き込む。但し、ｈは所定の定数であ
る。

【００２１】ｋ_i＝ｈ／ａ_i……（１）これによりシフトレジスタ２５には一次元撮像素子１４
の各光検知素子Ｃ₀〜Ｃ_n-1に対応したｎ個の感度補正
係数ｋ₀〜ｋ_n-1がセットされることとなる。次に、一
般の原稿を読み取る際の動作を説明する。原稿１２上の
画像パターンの読み取りは、上記した基準用紙の場合と
同様にして行われる。そして、一次元撮像素子１４から
出力された画像信号１６は、Ａ／Ｄ変換器１８によりデ
ィジタルの画像信号２１に変換され、乗算器２３に入力
される。このとき、乗算器２３はマイクロプロセッサ２
６の指示により乗算機能がオンされているため、画像信
号２１はシフトレジスタ２５からの出力と乗ぜられて画
素平均回路２７と記憶回路２８に入力される。すなわ
ち、このとき、シフトレジスタ２５にはすでに基準用紙
から得た感度補正係数ｋ₀〜ｋ_n-1がセットされてお
り、一次元撮像素子１４の各光検知素子からの画素デー
タにそれぞれ対応してこれらの感度補正係数ｋ₀〜ｋ
_n-1が乗ぜられて出力される。これにより、各光検知素
子間の感度のばらつきが補正された画素データ２４が画
素平均回路２７に入力されると共に、記憶回路２８に入
力される。そして、記憶回路２８には１ページ分の補正
済みの画素データが格納され、画素平均回路２７での演
算が終了するまでそのまま保持される。

【００２２】画素平均回路２７は、クロック制御回路１
９から供給される各種のクロックに基づき、後に詳述す
るような手順により所定のドット領域ごとに画素データ
の平均を求め、減算器２９の入力端子Ｃに入力する。こ
の減算器２９の入力端子Ｄには、記憶回路２８から読み
出された画素データが順次入力されており、これらの各
画素データの値から、画素平均回路２７より入力された
画素平均値が差し引かれて出力される。これにより、原
稿１２の背景濃度等の要因が除去され、結果としてエッ
ジが強調されるため、くっきりとした画像を得ることが
できる。

【００２３】次に、クロック制御回路１９及び画素平均
回路２７の動作を詳細に説明する。図３は、クロック制
御回路１９を詳細に表わしたものである。この回路に
は、２つの４進カウンタ３５、３６が備えられている。
このうち第１の４進カウンタ３５は、図４（Ａ）に示す
画像クロック１５をカウントし、そのカウント値を比較
回路３７に入力するようになっている。また、４進カウ
ンタ３６は、ライン同期クロック２２をカウントしてそ
のカウント値を比較回路３８に入力するようになってい
る。これらの比較回路にはそれぞれ参照値“３”が入力
されており、各４進カウンタからのカウント値がこの参
照値“３”と一致したとき、ハイレベルの信号をアンド
回路３９、４１のそれぞれ一方の入力端子に入力する。

【００２４】アンド回路３９の他の入力端子には画像ク
ロック１５が入力され、また、アンド回路４１の他の入
力端子には、アンド回路３９の出力が入力されるように
なっている。アンド回路３９は比較回路３７の出力がハ
イレベルとなったときにゲートを開き、図４（Ｂ）に示
すように、周波数が画像クロック１５の４分の１となっ
た１／４画素クロック３１を出力する。

【００２５】一方、アンド回路４１は比較回路３８の出
力がハイレベルとなったときにゲートを開き、同図
（Ｃ）に示すように、１／４画素クロック３１をさらに
４ラインにつき１クロックに間引いた１／１６画素クロ
ック３２を出力する。

【００２６】このようにして作成された１／４画素クロ
ック３１、及び１／１６画素クロック３２は、画素平均
回路２７に入力される。

【００２７】図５は、画素平均回路２７の前半を構成す
るまるめ回路を詳細に表わしたものである。この回路
は、各主走査ライン中における４画素ごとの累積画素デ
ータを算出する４画素累積データ算出部５１と、この４
画素累積データ算出部５１で算出された４画素累積デー
タについてさらにその４ライン分の累積値を算出する４
ライン累積画素データ算出部５２から構成されている。

【００２８】このうち、４画素累積データ算出部５１に
は加算回路５３が設けられ、その一方の入力端子には乗
算器２３（図１）で補正された画像信号２４が入力され
るようになっている。この加算回路５３の出力側は第１
のレジスタ５４を介して２分岐され、加算回路５３の他
の入力端子、及び第２のレジスタ５５の入力端子に接続
されている。第２のレジスタ５５の出力側は、後段の４
ライン累積画素データ算出部５２に接続されている。

【００２９】また、この４画素累積データ算出部５１に
は、一次元撮像素子１４（図１）及びクロック制御回路
１９（図１、図３）から、それぞれ画像クロック１５及
び１／４画素クロック３１が入力され、各々第１のレジ
スタ５４のクロック端子Ｃ、及び遅延回路（ＤＬＹ）５
６に入力されるようになっている。このうちの１／４画
素クロック３１は２分岐され、後段の４ライン累積画素
データ算出部５２にも入力される。

【００３０】遅延回路５６の出力側は２分岐され、一方
はそのまま第２のレジスタ５５のクロック端子Ｃに、他
方は遅延回路５７を介して第１のレジスタ５４のリセッ
ト端子Ｒに接続されている。

【００３１】一方、４ライン累積画素データ算出部５２
には加算回路６１が備えられ、その一方の入力端子は４
画素累積データ算出部５１の第２のレジスタ５５の出力
側に接続されている。この加算回路６１の出力側は第１
のラインメモリ６２を介して２分岐され、加算回路６１
の他の入力端子、及び第２のラインメモリ６３へと接続
されている。第１のラインメモリ６２のクロック端子Ｃ
には、４画素累積データ算出部５１で２分岐された１／
４画素クロック３１の一方が入力されるようになってい
る。今、一次元撮像素子１４（図１）の１主走査の読み
取り画素数（図２ではｎとした）を４Ｎとすると、第
１、第２のラインメモリにはその４分の１のＮ個の累積
画素データが格納できるようになっている。

【００３２】また、この４ライン累積画素データ算出部
５２には、クロック制御回路１９（図１、図３）から出
力される１／１６画素クロック３２が入力されるように
なっている。この１／１６画素クロック３２は２分岐さ
れ、遅延回路６５及びＮ進カウンタ６６に入力される。

【００３３】このうち、遅延回路６５の出力側は２分岐
され、第２のラインメモリ６３のクロック端子Ｃとアン
ド回路６８の一方の入力端子に接続されている。また、
Ｎ進カウンタ６６の出力側はアンド回路６７の一方の入
力端子に接続されている。このアンド回路６７の他の入
力端子には参照値“Ｎ”が入力されており、Ｎ進カウン
タ６６からの入力が参照値“Ｎ”と一致したとき、ハイ
レベルの信号を出力するようになっている。この信号は
アンド回路６８の他の入力端子に入力され、さらにその
出力は遅延回路６９を介して第１のラインメモリ６２の
リセット端子Ｒに入力されるようになっている。

【００３４】第２のラインメモリ６３からは４ライン累
積画素データ７３が出力されるようになっている。

【００３５】以上のような構成のまるめ回路の動作を説
明する。画像クロック１５に同期して乗算器２３（図
１）から入力された画像信号２４は、加算回路５３で第
１のレジスタ５４の出力５８と加算される。初期状態で
は、出力５８は“０”であるので、加算回路５３に入力
された画像信号２４は、画像クロック１５のタイミング
でそのまま第１のレジスタ５４にラッチされる。

【００３６】さて、画像クロック１５の次のタイミング
で第２番目の画像信号２４が入力されると、加算回路５
３はこれを第１のレジスタ５４の出力５８と加算する。
この加算結果は、画像クロック１５のタイミングで第１
のレジスタ５４にラッチされる。

【００３７】以下同様にして、第３、第４番目の画像信
号２４が累積加算され、第１のレジスタ５４に格納され
る。

【００３８】一方、クロック制御回路１９から入力され
た１／４画素クロック３１（図４Ｂ）は、遅延回路５６
により所定時間遅延され第２のレジスタ５５のクロック
入力端子Ｃに入力される。このタイミングで、第２のレ
ジスタ５５は第１のレジスタ５４に格納された４画素分
の画像信号の累計（以下、４画素累計データと呼ぶ）を
読み出してラッチする。この後、遅延回路５７でさらに
一定時間遅延され第１のレジスタ５４のリセット端子Ｒ
に入力されるクロックのタイミングで、第１のレジスタ
５４の内容が初期状態にリセットされる。

【００３９】図６は、一次元撮像素子１４で読み取られ
る画素の配列を表わしたものである。この図で、○印は
各画素を示しており、主走査方向Ｍに順次読み取られる
と共に、これが副走査方向Ｓに繰り返されるようになっ
ている。このうち、例えば●印で示した４つの画素につ
いての画像信号の合計（Ｘ＝０）が４画素累計データ算
出部５１で算出され、第２のレジスタ５５に格納され、
さらに４ライン累積画素データ算出部５２へと出力され
る。以下、４画素ごとのグループについて同様の処理が
行われ、１ライン分（Ｘ＝０〜Ｎ−１）につきＮ個の４
画素累計データが出力されることとなる。

【００４０】さて、１／４画素クロック３１のタイミン
グで４ライン累積画素データ算出部５２の加算回路６１
に入力された４画素累計データ７１は、第１のラインメ
モリ６２の出力７２と加算される。初期状態では第１の
ラインメモリ６２の各アドレス

〔０〕〜〔Ｎ−１〕の内
容は“０”になっているので、出力７２も“０”とな
る。これにより、加算回路６１に入力された４画素累計
データ７１は、１／４画素クロック３１のタイミングで
そのまま第１のラインメモリ６２の第１の格納アドレス

〔０〕に書き込まれる。

【００４１】さて、次の１／４画素クロック３１のタイ
ミングで第２番目の４画素累計データ７１（図６；Ｘ＝
１）が入力されると、加算回路６１はこれを第１のライ
ンメモリ６２の第２のアドレス〔１〕の値“０”に加算
する。

【００４２】以下同様にして、第３番目〜第（Ｎ−１）
番目の４画素累計データ７１が第１のラインメモリ６２
の該当するアドレスに格納される。

【００４３】同様にして、次の主走査ラインについての
４画素累計データ７１が順次入力され第１のラインメモ
リ６２のそれぞれ該当するアドレスに累積的に加算され
る。このようにして、第１ライン〜第４ラインまでの４
ライン分の累積画素データが第１のラインメモリ６２に
格納されたとき、１／１６画素クロック３２（図４
（Ｃ））が遅延回路６５で一定時間遅延され、１／１６
画素クロック３２′として第２のラインメモリ６３のク
ロック端子Ｃに入力される。これにより、第１のライン
メモリ６２のアドレス

〔０〕の内容が第２のラインメモ
リ６３の対応アドレスに書き込まれる。このとき書き込
まれる４ライン累積画素データは、図６における（Ｘ，
Ｙ）＝（０，０）の画素グループの１６個の画素のデー
タの合計値となる。

【００４４】同様にして、図６の（Ｘ，Ｙ）＝（１，
０）〜（Ｎ−１，０）の各画素グループ内の１６個の画
素データの合計値が、それぞれ、１／１６画素クロック
３２′のタイミングで第２のラインメモリ６３のアドレ
ス〔１〕〜〔Ｎ−１〕に順次格納される。そして、この
格納がすべて終了すると、遅延回路６９から出力される
リセット信号により第１のラインメモリ６２の内容はリ
セットされ、次の（Ｘ，Ｙ）＝（０，１）の画素グルー
プについての４ライン累積画素データの到来に備える。

【００４５】このようにして第２のラインメモリ６３に
格納されたＮ個の４ライン累積画素データは、図示しな
い除算回路において、グループ当たりの総画素数“１
６”で除算され、後段の畳み込み積分回路に入力され
る。ここで、“１６”での除算は、４ライン累積画素デ
ータの下位４ビットを切り捨てることにより行われる。
これにより、図６におけるそれぞれ１６個の画素グルー
プごとの平均の画像データ（以下、１６画素平均データ
と呼ぶ）が求められ、畳み込み積分回路に入力されるこ
ととなる。

【００４６】図７は、画素平均回路２７内の後半を構成
する畳み込み積分回路の一部を表わしたものである。こ
の回路は、いわゆるディジタルフィルタを構成するもの
である。この回路には、５個のレジスタ８１〜８５が直
列に設けられている。これらのレジスタの各クロック端
子には１／１６画素クロック３２が入力されるようにな
っている。

【００４７】各レジスタの出力側は、乗算回路８６〜９
０のそれぞれ一方の入力端子にも接続されている。これ
らの乗算回路８６〜９０の他の入力端子には、窓関数と
呼ばれる数列データＷ０〜Ｗ４がそれぞれ入力されるよ
うになっている。この窓関数は、フィルタの伝達特性を
決定するものであり、目的に応じて最適値が設定され
る。

【００４８】これらの乗算回路のうち、乗算回路８６及
び８７の出力側は加算回路９１に接続され、乗算回路８
８及び８９の出力側は加算回路９２に接続されている。
これらの加算回路９１及び９２の出力側は加算回路９３
に接続され、さらにその出力側は加算回路９４の一方の
入力端子に接続されている。この加算回路９４の他の入
力端子は乗算回路９０の出力側に接続されている。

【００４９】この畳み込み積分回路には、このような回
路が５組設けられている。

【００５０】さて、１／１６画素クロック３２に同期
し、前段のまるめ回路（図５）の第２のラインメモリ６
３から１６画素平均データ７３が順次入力されると、こ
れは図示しないライン遅延バッファによりそれぞれ１ラ
イン（Ｎ個分）ずつ遅延され、５ライン分（図６；Ｙ＝
０〜４）の１６画素平均データとして、上記した５組の
回路にそれぞれ入力される。これにより５ライン分（図
６；Ｙ＝０〜４）の１６画素平均データについての畳み
込み積分が行われる。

【００５１】各ラインについては、次のような畳み込み
積分が行われる。即ち、まるめ回路（図５）から入力さ
れた１６画素平均データ７３は、１／１６画素クロック
３２に同期してレジスタ８１〜８５へと順次シフトされ
る。これらのレジスタの出力は、乗算回路８６〜９０に
よりそれぞれ窓関数の数列データＷ０〜Ｗ４と乗ぜら
れ、さらに加算回路９１〜９４により、各積の総和９７
が求められる。

【００５２】同様の処理が他の４組の回路でも行われ
る。そして、これらの回路の出力はさらに図示しない加
算回路で相互に加算されたのち、図示しない乗算回路で
所定の係数を乗ぜられて出力され、周辺画素の平均の明
るさを示すデータとして減算器２９（図１）に入力され
る。このデータは、図６の太線で囲った領域９６内の４
００画素を２５個の擬似画素とみなして畳み込み積分を
行った結果として得られたデータである。

【００５３】このように、画像エッジの強調処理と撮像
素子の感度補正係数算出処理とは、同時に行われること
がないことから、記憶回路を双方の処理に兼用すること
ができる。

【００５４】

【発明の効果】以上説明したように、原稿読み取り用の
光検知素子の感度補正に用いる記憶手段を、画像エッジ
強調処理用のディジタルフィルタで用いる記憶手段とし
ても共用することとしたので、記憶回路を別途設ける必
要がない。従って、回路規模の増大やコストアップを抑
えつつ、かかる多機能を実現することができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の一実施例における画像読み取り装置を
示すブロック図である。

【図２】この画像読み取り装置の一次元撮像素子の各光
検知素子と記憶回路の内容を対応付けて示した説明図で
ある。

【図３】この画像読み取り装置におけるクロック制御装
置を詳細に示すブロック図である。

【図４】このクロック制御回路における各種クロックを
示すタイミング図である。

【図５】この画像読み取り装置における画素平均回路の
前半を構成するまるめ回路を詳細に示すブロック図であ
る。

【図６】原稿から読み取られる画素の配置の一例を示す
説明図である。

【図７】この画素平均回路の後半を構成する畳み込み積
分回路の要部を詳細に示すブロック図である。

【符号の説明】

１１光源１２原稿１３光学系１４一次元撮像素子１５画素クロック１６画像信号１７基準用紙１８アナログディジタル変換器１９クロック制御回路２２ライン同期信号２３乗算器２５シフトレジスタ２６マイクロプロセッサ２７画素平均回路２８記憶回路２９減算器

Claims

【特許請求の範囲】【請求項１】読み取り対象としての原稿からの反射光
または透過光を受光して電気信号に変換する多数の光検
知素子からなる撮像素子と、この撮像素子により無地の基準原稿から読み取られた画
像データを記憶する記憶手段と、この記憶手段の内容を読み出し、前記撮像素子の各光検
知素子に対応する画像データを基に、各光検知素子ごと
の感度補正係数を算出する算出手段と、一般原稿の読み取りに際し、前記撮像素子の各光検知素
子から出力される画像信号に対し、前記演算手段により
算出された各光検知素子ごとの感度補正係数をそれぞれ
対応させて乗じる乗算手段とを具備し、光検知素子間の感度のばらつきを補正する
機能を有する画像読み取り装置であって、前記撮像素子により読み取られた画像パターンのエッジ
を強調する処理を行うためのディジタルフィルタを有
し、このディジタルフィルタによるエッジ強調処理対象
の画像データの格納先として前記記憶手段を用いること
を特徴とする画像読み取り装置。