JPH0520448A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】処理対象となる各信号の水平画素数が異なるも
のであっても、使用プロセッサを無駄無く活用でき柔軟
に対応させる。 【構成】第１のシフトレジスタ１０２は入力シリアルデ
−タをシリアルパラレル変換し、これから出力される並
列デ−タは複数個のプロセッサ１０４により処理され
る。このプロセッサから出力されるパラレルデ−タは第
２のシフトレジスタ１０６によりパラレルシリアル変換
される。この場合、ブロック単位の構成として、セレク
タ１０１を設け、前段の第１と第２のシフトレジスタの
出力を選択的に導入可能とし、複数ブロックを接続した
場合、ブロック群の接続パターンを各種可変できるよう
にしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル信号処理行
う汎用のプロセッサを複数個用いて構成され、テレビジ
ョン信号処理に好適するマルチプロセッサ方式のデジタ
ル信号処理装置に関する。

【０００２】

【従来の技術】近年、半導体技術の進歩にともない現行
方式のテレビジョン信号の画像処理をデジタル化する開
発が行われている。信号処理をデジタル化することによ
り、変調、復調やフィルタリングなどの信号処理を安定
化して行える。また、ラインメモリ、フレームメモリを
用いて正確な時間遅延を容易に得ることが可能となるた
めに、フレームメモリを用いた輝度・色（Ｙ／Ｃ）分離
や走査線補間を行って、画像の高画質化を望めるように
なった。

【０００３】しかし、信号処理が複雑である大規模にな
るに従って、特定の信号処理毎にハードウエアを開発す
ることはコストが大きくなるうえ、開発期間の長くなる
とう問題が生じている。

【０００４】そこでテレビジョン信号のデジタル処理
を、プログラムによりソフトウエア的に制御される基本
演算器（以下単にプロセッサという）で行うことが考え
られている（文献（１）リアルタイム画像処理、日経マ
グロウヒル社）。ハードウエアは規格化されたプロセッ
サを用いて構成し、処理内容はソフトウエアにより実現
するというものである。従って、処理内容を変更する場
合には、ソフトウエアを変更するだけでよく、同一のハ
ードウエアを多くの異なる目的の処理に利用できる。例
えばＮＴＳＣ信号の場合、一般には４ｆsc（１４．３Ｍ
Ｈｚ）で標本化されるから各画素あたりの処理は７０ｎ
ｓ以内に行う必要がある。文献（１）によればＹ／Ｃ分
離回路と色信号処理回路の積和演算回路は、約６０回路
あるので、６０×１４．３＝８５８ＭＯＳＰ（１秒間に
８５８×１０⁶回の演算）という非常に高速な計算が必
要になる。従って、テレビジョン信号をプロセッサで構
成する場合には、複数のプロセッサを用いて処理の高速
化を図ることが不可欠である。

【０００５】複数のプロセッサを用いた演算装置の一方
式として、画像の２次元構造を利用して、各水平位置に
１つのプロセッサを割当てる方法がある（文献（２）
“THEPRINCETON ENGINE; A REAL-TIME VIDEO SYSTEM SI
MULATOR” IEEE Trans.CE,Vol.34,No.2,MAY 1988）、
文献（３）“SVP:SELIAL VIDEO PROCESSOR ”，CICC'9
0 Sessin 17.3 ）。この文献に開示されたものは、例え
ば、ＮＴＳＣ信号を４ｆscで標本化した場合、１走査線
の画素数は９１０個であるから、９１０個のプロセッサ
を１列に並べて１走査線上の画素に割当てるようにして
いる。図７は、その構成例を示している。

【０００６】２３は９１０個のプロセッサ群である。そ
れぞれのプロセッサは、すべて同一のプログラムによっ
て制御されるＳＩＭＤ（Signal Instructin Multiple D
ata）方式である。入力端子２１から入力された映像信
号は、９１０段の入力シフトレジスタ２２によって１水
平走査期間分の画素がシリアルパラレル変換された後、
一斉に各水平位置を担当する９１０個の各プロセッサ２
３に供給される。それぞれのプロセッサはすべて同一の
プログラムによって制御されるため、同時刻に同じ動作
を行う。１走査線分の画素に対する演算を並列処理する
ことで高速化を図っている。処理後の信号は９１０段の
出力シフトレジスタ２４によってパラレルシリアル変換
されて出力される。この図では説明を簡単にするために
最も基本的な構成を示したが、実際には、各プロセッサ
は演算デ−タ保持用のローカルメモリを持ち、また、プ
ロセッサ間でデ−タ送受を行うための通信バスを備えて
いる。

【０００７】図８は上記の処理装置の処理タイミングを
示している。図におけるａ（ａ０〜ａ９１０）、ｂ（ｂ
０〜ｂ９０９）、ｃ（ｃ０〜ｃ９０９）はそれぞれ１走
査線を表している。従ってａ、ｂ、ｃは１／ｆｈ［ｓ］
（ｆｈ：水平走査周波数）の長さを持つ。３．１、３．
２は入力シフトレジスタ２２の入力・出力タイミング、
３．３、３．４は出力シフトレジスタ２４の入力・出力
タイミングを示している。例えば走査線ａに注目する
と、入力信号ａ０〜ａ９０９は、９１０段の入力シフト
レジスタ２２によってパラレルデ−タに変換された後、
３．２に示されるように走査線ｂの最初のタイミングで
各プロセッサに供給される。入力シフトレジスタ２２に
はその後走査線ｂの画素が入力される。各プロセッサに
供給された走査線ａの画素は、走査線ｂの期間内に演算
処理された後、３．３に示されるように走査線ｃの最初
のタイミングから走査線ａの処理後の画素を出力する。
最終出力は入力から２走査期間遅延した後に得られる
が、９１０個の各プロセッサは担当するスイッチへ位置
の画素に対する信号処理を１水平走査期間内に行えばよ
いために、テレビジョン信号実時間処理が可能となる。

【０００８】

【発明が解決しようとすう課題】上述した１Ｈ並列型信
号処理装置には次のような問題がある。

【０００９】即ち、１走査線毎の処理であるために、走
査線の両端の信号が欠落する場合がある。このことを図
６を用いて説明する。同図（Ａ）は３クロック遅延（Ｈ
（ｚ）＝Ｚ^-3）演算を行う例について説明している。画
素ａ０〜ａ９０９は、それぞれ図７で示した各プロセッ
サ２３に供給された状態とする。３クロック遅延を実現
するためには、図６（Ａ）に示したように、各プロセッ
サが右側に３だけ離れたプロセッサにデ−タを送信する
ことになる。本来この演算の結果、符号６０で示してい
るの３画素には、１つ前の走査線の画素デ−タが現れる
が、ここで説明している１Ｈ並列型信号処理装置の場合
には、１走査線毎に処理を行っているために、前の走査
線のデ−タは存在せず、上記３画素は意味のないデ−タ
となってしまう。同図（Ｂ）は、３タップフィルタ ［Ｈ（ｚ）＝（Ｚ^-1／４）＋（１／２）＋（Ｚ⁺¹／
４）］ の演算について説明している。
符号６２で示している画素は処理結果として ａ０／
４＋ａ１／２＋ａ２／４となるが、画素６１の場合に
は、ａ０の左の画素が存在しないので、意味のないデ−
タとなってしまう。画素６３についても同様である。

【００１０】以上のような問題点を解決するためには、
予め１走査期間分の画素数よりも多くのプロセッサを並
列に準備しておくことが考えられる。文献（２）、
（３）の場合は、１０２４個のプロセッサを持っている
ので、水平画素数９１０のＮＴＳＣ信号処理に対しては
余裕がある。しかし、余分なプロセッサを予め持たせる
ためには、処理対象となる信号の水平画素数が決定して
いなければならない。例えばＤ２−ＭＡＣは１２９６画
素であり、１０２４個のプロセッサでは不足である。逆
にＤ２−ＭＡＣの処理を行うために１４００個のプロセ
ッサを準備したとすると、ＮＴＳＣ信号を処理するとき
はプロセッサ数が多く無駄が生じてしまう問題があり、
様々な信号に対応する汎用性がなくなってしまう。

【００１１】そこでこの発明は、処理対象となる各信号
の水平画素数が異なるものであっても、使用プロセッサ
を無駄無く活用でき柔軟に対応することができるデジタ
ル信号処理装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明は、入力シリア
ルデ−タをシリアルパラレル変換する第１のシフトレジ
スタと、前記第１のシフトレジスタから出力される並列
デ−タを並列に同一プログラムにより処理する同一構造
を持つ複数個のプロセッサと、前記複数個のプロセッサ
からの出力されるパラレルデ−タをパラレルシリアル変
換して出力シリアルデ−タとして出力する第２のシフト
レジスタとを備え、前記入力シリアルデ−タに対して並
列演算を行うデジタル信号処理装置において、ブロック
単位の構成として、

【００１３】前記第１のシフトレジスタの前段に、セレ
クタを設けて前記入力シリアルデ−タとして第１と第２
の入力シリアルデ−タを選択的に導入可能とし、出力段
に第１のシリアルデ−タ出力部を設け、 前記第２のシ
フトレジスタの入力部にもシリアルデ−タ入力部を設
け、 複数のブロック間では、前記第１のシリアルデ−
タ出力部と次段ブロックのセレクタの一方の入力部を接
続し、前記第２のシフトレジスタのシリアルデ−タ出力
部と次段ブロックの前記セレクタの他方の入力部及び第
２のシフトレジスタのシリアルデ−タ入力部とを接続
し、 前記セレクタを制御手段により制御することによ
り複数のブロックの接続パターンを可変できるようにし
たものである。

【００１４】

【作用】上記の手段により、例えば１つのブロックにお
けるレジスタ段数を６４とすると、ブロック間の入力シ
フトレジスタ同士、出力シフトレジスタ同士をそれぞれ
直列接続すると、６３の任意倍の長さに構成することが
でき、希望する水平画素数に柔軟に対応できる。また、
入力シフトレジスタを前段の出力シフトレジスタと直列
接続することにより、１Ｈ並列型処理装置を複数台、縦
続接続した構成とすることができる。従って演算に要す
る時間を（１走査期間）×（縦続数）分にする、即ち大
規模な信号処理にも対応させることが可能となる。この
ように画素数を増やすような場合と処理内容を増やすよ
うな場合との両方の構成が可能となる。

【００１５】

【実施例】以下、この発明の実施例を図面を参照して説
明する。

【００１６】図１はこの発明の一実施例における基本ブ
ロックを示している。入力端子１００には画像信号（シ
リアルデ−タ）が導入されセレクタ１０１の一方に供給
される。このセレクタ１０１の他方には入力端子１０５
からの画像信号（シリアルデ−タ）が供給される。セレ
クタ１０１で選択されたシリアルデ−タは、第１のシフ
トレジスタ１０２に供給される。この第１のシフトレジ
スタ１０２は、例えば６４画素を取り込むことができる
（６４段）。またシリアル入力をそのままシリアル出力
する出力部１０３も有する。第１のシフトレジスタ１０
２でシリアルパラレル変換されたデ−タは、それぞれの
段に接続された複数のプロセッサ１０４に供給され処理
される。各プロセッサ１０４の演算後の出力は、それぞ
れ第２のシフトレジスタ１０６の対応する段に供給され
る。第２のシフトレジスタ１０６は、格納されたデ−タ
をシリアル変換（シフト）して出力端子１０７に出力す
る。第２のシフトレジスタ１０６は、入力端子１０５か
らのシリアルデ−タも取り込むことができる。プロセッ
サ１０４からのパラレルデ−タを取り込むか、入力端子
１０５からのシリアルデ−タを取り込むかの選択は、制
御装置（図示せず）からの制御信号により決定される。
また、セレクタ１０１における選択も制御装置からの制
御信号により決定される。上記の構成は基本ブロックで
あり、実際に使用される場合は、このようなブロックが
複数用意される。

【００１７】図２は、上記のようなブロックを４５個
（２００−１〜２００−４５）用意して１Ｈ並列型の信
号処理装置を実現した例を示している。ここで、ブロッ
ク間では端子１０３と１００が接続され、端子１０７と
１０５が次々と接続されてる。

【００１８】ここで、今、セレクタ１０１が入力端子１
００側を選択するように制御すると、ブロック接続パタ
ーンは、図３（Ａ）に示すようになる。即ち、水平画素
数が２８８０（６４×４５）の信号処理に対応できるこ
とになる。

【００１９】次に、ブロック２００−２３のみ、そのセ
レクタ１０１が前段の端子１０５を選択するように切り
替えると、ブロック接続パターンは、図３（Ｂ）に示す
ようになる。この構成であると、水平画素数１４０８ま
で（Ｄ２−ＭＡＣの１水平期間画素数に対応可能）の信
号処理を行う１Ｈ並列型信号処理装置を２台縦続に接続
した構成を得ることができる。この構成により大規模な
信号処理にも対応可能となる。つまり、１番目のグルー
プのブロック群２００−１〜２００−２２で１走査期間
かけて信号処理を行い、さらに２番目のグループのブロ
ック群２００−２３〜２００−４５でさらに１走査期間
かけて信号処理を行うことができる。このように複数台
を縦続に接続することで、１走査期間では演算が間に合
わないような大規模な信号処理を可能とする。

【００２０】次に、ブロック２００−１６、２００−３
１のセレクタ１０１のみが、それぞれ前段の端子１０５
を選択するように制御した場合、ブロック接続パターン
は、図３（Ｃ）のようになる。この構成であると、水平
画素数９６０まで（ＮＴＳＣ方式の画素数９１０に対応
可能）の信号処理を行う１Ｈ並列型信号処理装置を３台
縦続に接続した構成となる。

【００２１】上記の説明では、図７に示した装置を１つ
の１Ｈ並列型信号処理装置として説明し、複数台を接続
した構成を種々選択できるとして説明したが、特に装置
という表現形式にこだわるものではない。例えば、図２
に示したブロック構成を１つのＩＣとして集積化しても
よく、各プロセッサ１０４のプログラムデ−タと各セレ
クタ１０１を制御することにより様々な種類の信号に対
応できるようにすることも可能であり、また様々な信号
処理内容を実行するようにすることも可能であり、全体
を汎用プロセッサ装置として扱うこともできる。また、
各ブロックは６４画素を単位として扱うとしたが、特に
６４画素とする必要もない。

【００２２】このように、ＤＳＰ、入出力シフトレジス
タを組みとして複数のブロックに分割し、シフトレジス
タの入力、出力部を工夫することにより、処理内容と処
理信号の種類を限定しない、極めて汎用性の高い処理装
置を得ることができ、しかも従来のものとコスト面では
ほとんど変りのない装置とすることができる。

【００２３】

【発明の効果】以上説明したようにこの発明は、処理対
象となる各信号の水平画素数が異なるものであっても、
使用プロセッサを無駄無く活用でき柔軟に対応すること
ができる。

【図面の簡単な説明】

【図１】この発明の一実施例における基本構成を示す
図。

【図２】この発明の具体的な一実施例を示す図。

【図３】図２のシステムの各種動作パターンを示す説明
図。

【図４】従来のデジタル信号処理装置の問題点を説明す
るために示した説明図。

【図５】従来のデジタル信号処理装置の構成を示す図。

【図６】図５の装置の動作説明図。

【符号の説明】

１０１…セレクタ、１０２、１０６…シフトレジスタ、
１０４…プロセッサ。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 入力シリアルデ−タをシリアルパラレル
   変換する第１のシフトレジスタと、前記第１のシフトレ
   ジスタから出力される並列デ−タを並列に同一プログラ
   ムにより処理する同一構造を持つ複数個のプロセッサ
   と、前記複数個のプロセッサからの出力されるパラレル
   デ−タをパラレルシリアル変換して出力シリアルデ−タ
   として出力する第２のシフトレジスタとを備え、前記入
   力シリアルデ−タに対して並列演算を行うデジタル信号
   処理装置において、 シフト方向を分割したブロック単位の構成として、 前記第１のシフトレジスタの前段に、セレクタを設けて
   前記入力シリアルデ−タとして第１と第２の入力シリア
   ルデ−タを選択的に導入可能とし、出力段に第１のシリ
   アルデ−タ出力部を設け、 前記第２のシフトレジスタの入力部にもシリアルデ−タ
   入力部を設け、 複数のブロック間では、前記第１のシリアルデ−タ出力
   部と次段ブロックのセレクタの一方の入力部を接続し、
   前記第２のシフトレジスタのシリアルデ−タ出力部と次
   段ブロックの前記セレクタの他方の入力部及び第２のシ
   フトレジスタのシリアルデ−タ入力部とを接続し、 前記セレクタを制御手段により制御することにより複数
   のブロックの接続パターンを可変できるようにしたこと
   を特徴とするデジタル信号処理装置。