JPH05204602A - 制御信号の方法と装置 - Google Patents
制御信号の方法と装置Info
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- JPH05204602A JPH05204602A JP4273481A JP27348192A JPH05204602A JP H05204602 A JPH05204602 A JP H05204602A JP 4273481 A JP4273481 A JP 4273481A JP 27348192 A JP27348192 A JP 27348192A JP H05204602 A JPH05204602 A JP H05204602A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/49947—Rounding
- G06F7/49952—Sticky bit
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Abstract
(57)【要約】
【目的】 本発明の目的は、デジタル処理装置における
数値演算を効率的に実行して高速の数値計算を行う装置
とその方法を提供することである。 【構成】 本発明装置３０は、一対のｎビット入力数値
Ｍ1 、Ｍ2 を入力する乗算器３と、加算器１４と、乗算
器３からの下位ビットの出力ワードに関して直接演算を
行い制御ワードＳを線路３３上に発生する計算ユニット
３２と、丸めユニット１２と、直接制御信号を丸めユニ
ット１２へ供給する制御ワード計算機３４とから構成さ
れる。
数値演算を効率的に実行して高速の数値計算を行う装置
とその方法を提供することである。 【構成】 本発明装置３０は、一対のｎビット入力数値
Ｍ1 、Ｍ2 を入力する乗算器３と、加算器１４と、乗算
器３からの下位ビットの出力ワードに関して直接演算を
行い制御ワードＳを線路３３上に発生する計算ユニット
３２と、丸めユニット１２と、直接制御信号を丸めユニ
ット１２へ供給する制御ワード計算機３４とから構成さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、高速性能の数値計算に
関し、さらに特定すると、デジタル処理装置における数
値演算を効率的に実行するハードウエアとその方法に関
する。
関し、さらに特定すると、デジタル処理装置における数
値演算を効率的に実行するハードウエアとその方法に関
する。
【０００２】
【従来技術と解決課題】デジタル処理装置の設計におい
て、数に関する算術演算を必要とする演算は特別な問題
にまごつく。乗算のような基本的なバイナリ演算でさ
え、その実行には多数のステップが必要となる。このた
め、乗算は、例えば、二つのｎビット入力の数値を受信
する浮動少数点処理チップのような特別なハードウエア
ユニットによって普通に実行されて、多数の出力ワード
を提供する。これらの出力ワードは、結合されてｎの最
上位ビットの積の二つの数値を得る。このようなチップ
は、一般に算術演算を入力数値の要素に関するより単純
な多数の演算に分割して、これらのより単純な演算の結
果を結合する。こうして、より少ない計算レベルつまり
短い計算時間で出力に達するために演算を行なう。
て、数に関する算術演算を必要とする演算は特別な問題
にまごつく。乗算のような基本的なバイナリ演算でさ
え、その実行には多数のステップが必要となる。このた
め、乗算は、例えば、二つのｎビット入力の数値を受信
する浮動少数点処理チップのような特別なハードウエア
ユニットによって普通に実行されて、多数の出力ワード
を提供する。これらの出力ワードは、結合されてｎの最
上位ビットの積の二つの数値を得る。このようなチップ
は、一般に算術演算を入力数値の要素に関するより単純
な多数の演算に分割して、これらのより単純な演算の結
果を結合する。こうして、より少ない計算レベルつまり
短い計算時間で出力に達するために演算を行なう。
【０００３】浮動少数点ｎビット乗算器の場合に、２ｎ
ビットを含む二つのｎビット数は、下位ビットに含まれ
る情報の犠牲を限定する一つのｎビット数としての出力
である。多数の算術演算が連続して実施される場合にエ
ラーの伝達を制御するために、下位ビットを検査し、且
つ四捨五入演算を実行しなければならない。
ビットを含む二つのｎビット数は、下位ビットに含まれ
る情報の犠牲を限定する一つのｎビット数としての出力
である。多数の算術演算が連続して実施される場合にエ
ラーの伝達を制御するために、下位ビットを検査し、且
つ四捨五入演算を実行しなければならない。
【０００４】浮動少数点の双対プロセッサ間の一貫性を
維持するために、IEEE/ANSI は、計算された数値のバイ
ナリ浮動少数点算術演算と四捨五入に対してStandard 7
54を普及させた。このStandardの省略時丸めモードは、
正確な結果に無限に対して最も近いｎビット表現が送給
されるだろうことを要求する。二つの最も接近した数値
が同様に近いなら、その後ゼロに等しい最下位ビットを
もつ１が送給されるだろう。これは、「再接近／偶数」
の四捨五入規則である。いくつかの他の任意の丸めモー
ドは、またStandardに特定される。
維持するために、IEEE/ANSI は、計算された数値のバイ
ナリ浮動少数点算術演算と四捨五入に対してStandard 7
54を普及させた。このStandardの省略時丸めモードは、
正確な結果に無限に対して最も近いｎビット表現が送給
されるだろうことを要求する。二つの最も接近した数値
が同様に近いなら、その後ゼロに等しい最下位ビットを
もつ１が送給されるだろう。これは、「再接近／偶数」
の四捨五入規則である。いくつかの他の任意の丸めモー
ドは、またStandardに特定される。
【０００５】実際には、このStandardは、最下位ビット
の計算を検査して所定の丸めモードが切り捨てること、
桁送り、あるビットの加算などを必要とするかどうかを
決定する。最下位ビットは、検査され、それらの内容に
基ずく制御信号が発生されて四捨五入演算を制御する。
その結果、四捨五入アルゴリズムは、閾値の重要性を調
べるワードに対して呼び出される必要がある。
の計算を検査して所定の丸めモードが切り捨てること、
桁送り、あるビットの加算などを必要とするかどうかを
決定する。最下位ビットは、検査され、それらの内容に
基ずく制御信号が発生されて四捨五入演算を制御する。
その結果、四捨五入アルゴリズムは、閾値の重要性を調
べるワードに対して呼び出される必要がある。
【０００６】 ある標準的な制御信号、いわゆるStickyビットは、 ０ 最下位ビットの右側への全てのビットがゼロである場合 Sticky ＝ １ 上記以外の場合 によって定義される。ここで、「最下位ビット」はｎの
最上位ビットの小さい方、もしくは四捨五入ビット位置
を意味するのにここでは使用されている。
最上位ビットの小さい方、もしくは四捨五入ビット位置
を意味するのにここでは使用されている。
【０００７】計算に、このstickyビットは、ユニットの
最下位ビットの出力ワードの下位ビットの全てに関して
桁上げ伝達加算によって決定されて、最下位ビットの合
計における四捨五入位置の右側に対し全ビットの論理和
をとることによって導けるこれらの合計を得る。しかし
ながら、必要な加算を行なうのに要求れる処理の程度
は、大きな面積回路素子と多数のシーケンスステップを
さらに課す。例えば、ｎビット加算器は、その処理に対
して少なくともlog2(n) の連続ステップを要する。
最下位ビットの出力ワードの下位ビットの全てに関して
桁上げ伝達加算によって決定されて、最下位ビットの合
計における四捨五入位置の右側に対し全ビットの論理和
をとることによって導けるこれらの合計を得る。しかし
ながら、必要な加算を行なうのに要求れる処理の程度
は、大きな面積回路素子と多数のシーケンスステップを
さらに課す。例えば、ｎビット加算器は、その処理に対
して少なくともlog2(n) の連続ステップを要する。
【０００８】したがって、もっと効率的な様式でこのソ
ートの制御信号を決定することが好ましい。
ートの制御信号を決定することが好ましい。
【０００９】
【課題を解決するための手段】本発明に従う制御信号
は、ｎ個の同一ゲートユニットで対のｎビットワードの
要素ビットを別々に結合させてこのゲートユニットの出
力のｎビット制御ワードを形成することにより決定され
る。浮動少数点プロセッサにおける四捨五入ユニットの
演算を制御するための一つの実施例において、ｎビット
の制御ワードは、その後従来の合計のように計算されて
従来の合計のStickyビットと同一の数値を持つStickyビ
ットを定義する。好ましい実施例において、各ゲートユ
ニットは、第二ゲートへの入力である一対の第一ゲート
の二つの出力を含んでいる。第二ゲートは信号ビット出
力を供給し、第一及び第二ゲートユニットの全ては第一
及び第二時間の間並行して演算する。その結果、全制御
ワードは長さｎから独立している二つのステップ内で発
生される。本発明に従う制御ワードのプロセッサを使用
する装置において、入力ワードは、桁上げ保持配列の乗
算器のｎビットの最下位ビット出力ワードであってもよ
い。結果としての制御ワード要素は、論理和をとられて
１ビットの制御信号を形成する。この１ビットの制御信
号は、四捨五入プロセッサへ送給されて乗算器のＭＳＢ
出力を適宜に桁送りするか、加算するか、もしくは切り
捨てる。
は、ｎ個の同一ゲートユニットで対のｎビットワードの
要素ビットを別々に結合させてこのゲートユニットの出
力のｎビット制御ワードを形成することにより決定され
る。浮動少数点プロセッサにおける四捨五入ユニットの
演算を制御するための一つの実施例において、ｎビット
の制御ワードは、その後従来の合計のように計算されて
従来の合計のStickyビットと同一の数値を持つStickyビ
ットを定義する。好ましい実施例において、各ゲートユ
ニットは、第二ゲートへの入力である一対の第一ゲート
の二つの出力を含んでいる。第二ゲートは信号ビット出
力を供給し、第一及び第二ゲートユニットの全ては第一
及び第二時間の間並行して演算する。その結果、全制御
ワードは長さｎから独立している二つのステップ内で発
生される。本発明に従う制御ワードのプロセッサを使用
する装置において、入力ワードは、桁上げ保持配列の乗
算器のｎビットの最下位ビット出力ワードであってもよ
い。結果としての制御ワード要素は、論理和をとられて
１ビットの制御信号を形成する。この１ビットの制御信
号は、四捨五入プロセッサへ送給されて乗算器のＭＳＢ
出力を適宜に桁送りするか、加算するか、もしくは切り
捨てる。
【００１０】
【実施例】本発明の特別の実施例を示すために前後関係
を示すと、図１は、従来技術の代表的な算術乗算器ユニ
ット１を示す。このユニット１の中で専用チップ３は、
一対のｎビット入力数値Ｍ1 、Ｍ2 に関して演算を行な
い、ｎの最上位ビットの計算された２ｎビットのワード
の積を構成する出力２および４のｎビットのＣＡＲＲＹ
（桁上げ）とＳＵＭ（合計）のワードを生じ、且つｎの
最下位ビットのＣＡＲＲＹとＳＵＭの結果を送給する出
力６および８に分離する。
を示すと、図１は、従来技術の代表的な算術乗算器ユニ
ット１を示す。このユニット１の中で専用チップ３は、
一対のｎビット入力数値Ｍ1 、Ｍ2 に関して演算を行な
い、ｎの最上位ビットの計算された２ｎビットのワード
の積を構成する出力２および４のｎビットのＣＡＲＲＹ
（桁上げ）とＳＵＭ（合計）のワードを生じ、且つｎの
最下位ビットのＣＡＲＲＹとＳＵＭの結果を送給する出
力６および８に分離する。
【００１１】ＣＡＲＲＹとＳＵＭの出力２および４は加
算器１４へ送給され、一方のＬＳＢ出力６および８は計
算ユニット１０へ送給される。計算ユニット１０は、下
位ビットを調べて、下位ビットを無視できるかどうかま
たは下位ビットが出力２および４からひとりでに決まる
出力を調整する必要があるかどうかを決定する。計算ユ
ニット１０の出力は、出力線路１１上の制御出力として
丸めユニット１２へ送給される。ユニット１２は、IEEE
Standard 754 で特定されるような四捨五入のアルゴリ
ズムを実行する。
算器１４へ送給され、一方のＬＳＢ出力６および８は計
算ユニット１０へ送給される。計算ユニット１０は、下
位ビットを調べて、下位ビットを無視できるかどうかま
たは下位ビットが出力２および４からひとりでに決まる
出力を調整する必要があるかどうかを決定する。計算ユ
ニット１０の出力は、出力線路１１上の制御出力として
丸めユニット１２へ送給される。ユニット１２は、IEEE
Standard 754 で特定されるような四捨五入のアルゴリ
ズムを実行する。
【００１２】図２は、従来技術の代表的な計算ユニット
１０を示す。このユニット１０は、ｎの最下位ビットの
ＣＡＲＲＹとＳＵＭのワードＡおよびＢをともに加算し
て構成要素（Ａ＋Ｂ）[i] をもつそれらの算術和Ａ＋Ｂ
を生ずる。その後、ｎの最上位ビットの右側にゼロでな
い要素、つまり合計の中にゼロでない要素があるかどう
か決定するためにこれら構成要素の論理和をとる。
１０を示す。このユニット１０は、ｎの最下位ビットの
ＣＡＲＲＹとＳＵＭのワードＡおよびＢをともに加算し
て構成要素（Ａ＋Ｂ）[i] をもつそれらの算術和Ａ＋Ｂ
を生ずる。その後、ｎの最上位ビットの右側にゼロでな
い要素、つまり合計の中にゼロでない要素があるかどう
か決定するためにこれら構成要素の論理和をとる。
【００１３】ｎビット加算器１０ａは、加算を実行し、
一方のｎビットＯＲゲートユニット１０ｂは加算器の出
力に関して演算を行う。図のように、加算器１０ａを一
連の基本加算器素子２０0 、・・・・２０n-1 として実
行させる。各基本素子２０iは、ビット要素Ａi 、Ｂi
および前の加算器２０i-1 からの桁上げ入力を入力とし
て受信する。これが早い桁上げ結果に影響するため、加
算器の演算は、このセルをｎ連続タイムスロットだけ演
算させて正確に合計（Ａ＋Ｂ）を生じさせることが必要
である。
一方のｎビットＯＲゲートユニット１０ｂは加算器の出
力に関して演算を行う。図のように、加算器１０ａを一
連の基本加算器素子２０0 、・・・・２０n-1 として実
行させる。各基本素子２０iは、ビット要素Ａi 、Ｂi
および前の加算器２０i-1 からの桁上げ入力を入力とし
て受信する。これが早い桁上げ結果に影響するため、加
算器の演算は、このセルをｎ連続タイムスロットだけ演
算させて正確に合計（Ａ＋Ｂ）を生じさせることが必要
である。
【００１４】このような装置を実行させるに当たって、
ｎビット加算器の構成は比較的大きなチップ面積を要
し、そして乗算器３の演算の後の多数の処理ステップの
必要が装置のスピードを制限する。log2(n) に対し必要
なステップ数を別様で制限する加算器を実行することが
可能である。あるいは、下位ビットのオペランドＭ1 お
よびＭ2 でゼロの数を計数するようなある高速検査アル
ゴリズムが、入力数値のある制限範囲に対してクリティ
カルパスから計算ステップを全て省くために使用されて
も良い。
ｎビット加算器の構成は比較的大きなチップ面積を要
し、そして乗算器３の演算の後の多数の処理ステップの
必要が装置のスピードを制限する。log2(n) に対し必要
なステップ数を別様で制限する加算器を実行することが
可能である。あるいは、下位ビットのオペランドＭ1 お
よびＭ2 でゼロの数を計数するようなある高速検査アル
ゴリズムが、入力数値のある制限範囲に対してクリティ
カルパスから計算ステップを全て省くために使用されて
も良い。
【００１５】本発明に従う回路と方法は、ある異なる手
法を取り、出願人が条件付き合計として言及している出
力ワードＳを発生するために並行して演算する複数のマ
ルチゲートユニットへ一対の入力ワードの要素を送るこ
とにより制御ワードを発生するための数値計算ユニット
を実行させる。マルチゲートユニットは、二つのステッ
プで演算を行い、各々が対の入力ワードの二つの隣り合
うビット位置からの入力数値を受信する。それにより、
制御ワードＳは、短時間で形成され、下位ビット位置か
らの桁上げ数値を必要としない。ゲート論理は、入力ワ
ードの各ビット位置で情報を抽出する。その結果、条件
付き合計は、算術チップの四捨五入ステージを制御する
ための真の合計と同様の計算もしくは制御信号を発生す
るだろう。
法を取り、出願人が条件付き合計として言及している出
力ワードＳを発生するために並行して演算する複数のマ
ルチゲートユニットへ一対の入力ワードの要素を送るこ
とにより制御ワードを発生するための数値計算ユニット
を実行させる。マルチゲートユニットは、二つのステッ
プで演算を行い、各々が対の入力ワードの二つの隣り合
うビット位置からの入力数値を受信する。それにより、
制御ワードＳは、短時間で形成され、下位ビット位置か
らの桁上げ数値を必要としない。ゲート論理は、入力ワ
ードの各ビット位置で情報を抽出する。その結果、条件
付き合計は、算術チップの四捨五入ステージを制御する
ための真の合計と同様の計算もしくは制御信号を発生す
るだろう。
【００１６】図３に示されるように、乗算ユニット３０
は図１のユニットに類似のものであるが、さらに本発明
を組み入れて、計算ユニット１０を一対の処理構造体３
２及び３４と取り替えている。処理構造体３２は、乗算
器３からの下位ビットの出力ワードに関して直接演算を
行い制御ワードＳを線路３３上に発生するマルチゲート
構造体の配列である。もう一方の処理構造体は、直接制
御信号を丸めユニットへ供給する制御ワード計算機３４
である。
は図１のユニットに類似のものであるが、さらに本発明
を組み入れて、計算ユニット１０を一対の処理構造体３
２及び３４と取り替えている。処理構造体３２は、乗算
器３からの下位ビットの出力ワードに関して直接演算を
行い制御ワードＳを線路３３上に発生するマルチゲート
構造体の配列である。もう一方の処理構造体は、直接制
御信号を丸めユニットへ供給する制御ワード計算機３４
である。
【００１７】以下でさらに詳しく説明すると、配列３２
の各マルチゲート構造体は同一であり、それぞれが入力
ワードの二つの隣り合うビット位置からの情報を受信す
る。これら構造体は桁上げビットの前の計算に左右され
ずに並行に演算してほんの二つのステップだけで入力ワ
ードの擬似合計つまり「条件付き合計」を発生する。
の各マルチゲート構造体は同一であり、それぞれが入力
ワードの二つの隣り合うビット位置からの情報を受信す
る。これら構造体は桁上げビットの前の計算に左右され
ずに並行に演算してほんの二つのステップだけで入力ワ
ードの擬似合計つまり「条件付き合計」を発生する。
【００１８】図４は、回路もしくは論理素子レベル上の
マルチゲート構造体の配列３２と制御ワード計算機３４
とを示している。説明のために、入力ワードは、Ａ
[n-1] ・・・Ａ[0] とＢ[n-1] ・・・Ｂ[0] をそれぞれ
含むＡとＢで単純に指示されている。
マルチゲート構造体の配列３２と制御ワード計算機３４
とを示している。説明のために、入力ワードは、Ａ
[n-1] ・・・Ａ[0] とＢ[n-1] ・・・Ｂ[0] をそれぞれ
含むＡとＢで単純に指示されている。
【００１９】配列の各構造体４０は、出力ビットを発生
する第二ランク４４と第二ランク４４へ入力を供給する
ゲートの第一ランク４２の二つのランクのゲートを含ん
でいて、そのため制御ワードＳを発生するのに二つのタ
イムスロットが必要となる。
する第二ランク４４と第二ランク４４へ入力を供給する
ゲートの第一ランク４２の二つのランクのゲートを含ん
でいて、そのため制御ワードＳを発生するのに二つのタ
イムスロットが必要となる。
【００２０】図のように、第一演算時間もしくはタイム
スロットの間、ｉ番目の構造体４０は、ＸＯＲゲート４
６で入力ワードＡ及びＢのｉ番目の要素の排他的論理和
（ＸＯＲ）をとり、且つＯＲゲート４８で（ｉ−１）番
目の要素の論理和をとる。ＸＯＲゲート４６とＯＲゲー
ト４８は、並行して演算するランク４２内にある。その
後、これは、後半のタイムスロット内で演算する単一の
ＸＯＲゲートからなるランク４４でこれら二つのゲート
の出力の排他的論理和をとる。直感的に、ｉ番目の出力
ビットＳ[i] の「１」は、ゲート４６の出力に「１」
（Ａ[i] ＋Ｂ[i]の合計を意味する、＝１）かもしくは
ゲート４８の出力に「１」（［ｉ−１］の合計が１であ
るか否か１をｉ番目の要素へ桁上げする結果となること
を示している）のいずれか一方に現れた場合にのみ生じ
るものと理解できる。
スロットの間、ｉ番目の構造体４０は、ＸＯＲゲート４
６で入力ワードＡ及びＢのｉ番目の要素の排他的論理和
（ＸＯＲ）をとり、且つＯＲゲート４８で（ｉ−１）番
目の要素の論理和をとる。ＸＯＲゲート４６とＯＲゲー
ト４８は、並行して演算するランク４２内にある。その
後、これは、後半のタイムスロット内で演算する単一の
ＸＯＲゲートからなるランク４４でこれら二つのゲート
の出力の排他的論理和をとる。直感的に、ｉ番目の出力
ビットＳ[i] の「１」は、ゲート４６の出力に「１」
（Ａ[i] ＋Ｂ[i]の合計を意味する、＝１）かもしくは
ゲート４８の出力に「１」（［ｉ−１］の合計が１であ
るか否か１をｉ番目の要素へ桁上げする結果となること
を示している）のいずれか一方に現れた場合にのみ生じ
るものと理解できる。
【００２１】説明すると、配列３２は、ｎ個のマルチゲ
ート構造体４０、つまり、ワードＡとＢの合計において
計算されるべきビットと同数、同一のユニット４０をも
つことが示されている。しかしながら、各ゲート構造体
により定義される論理演算は、各々が次の下位ビットに
従属するが、上位ビット位置及び桁上げ数値の両方に影
響されない各ビット位置からの情報を抽出するというこ
とがわかるだろう。ユニット４０の数は、ｎ以下になる
ように選択されてもよい。すなわち、ｍの最小ビットの
み計算することが所望されている場合、小さい数ｍは、
例えば、拡張によって形成された算術積のランク付けら
れたクロスタームを収集する体系を備えた算術ユニット
内に発生するかもしれない。こうして、ｎビットの乗算
器の桁上げ−合計の配列からのｎビットワードを処理す
る制御ユニットの例を使ってここに説明していたけれ
ど、一般に、本発明は、何らかの数値ｍに対してｍ≦ｎ
のゲート構造体の配列へ割り当てることが理解されるだ
ろう。この場合、算術処理ユニット内に発生する合計の
ｍの最下位ビットの中身を計算することが所望される。
ート構造体４０、つまり、ワードＡとＢの合計において
計算されるべきビットと同数、同一のユニット４０をも
つことが示されている。しかしながら、各ゲート構造体
により定義される論理演算は、各々が次の下位ビットに
従属するが、上位ビット位置及び桁上げ数値の両方に影
響されない各ビット位置からの情報を抽出するというこ
とがわかるだろう。ユニット４０の数は、ｎ以下になる
ように選択されてもよい。すなわち、ｍの最小ビットの
み計算することが所望されている場合、小さい数ｍは、
例えば、拡張によって形成された算術積のランク付けら
れたクロスタームを収集する体系を備えた算術ユニット
内に発生するかもしれない。こうして、ｎビットの乗算
器の桁上げ−合計の配列からのｎビットワードを処理す
る制御ユニットの例を使ってここに説明していたけれ
ど、一般に、本発明は、何らかの数値ｍに対してｍ≦ｎ
のゲート構造体の配列へ割り当てることが理解されるだ
ろう。この場合、算術処理ユニット内に発生する合計の
ｍの最下位ビットの中身を計算することが所望される。
【００２２】図５は、図３及び４で示したように１６ビ
ット制御ワード計算機３４の実行をより詳細に示す。計
算機は、八個のＮＯＲゲート５１の内の一つに割り当て
られるそれぞれが連続で対になっている１６ビットワー
ドＳのビット値Ｓ[15]Ｓ[14]・・・Ｓ[0] を入力として
受信する。これらＮＯＲゲートの出力は、四個のＮＡＮ
Ｄゲートの第二ランクに割り当てられている。四個のＮ
ＡＮＤゲートは、二つのＮＯＲゲートの一つのランクに
出力を割り当てられている。二つのＮＯＲゲートの出力
の否定論理積をとり、能動数値が選択されて入力数値の
ｎビットのＯＲを反映する一つのビット制御出力を発生
する。これが、説明するように効率的にｎビットのＯＲ
ゲートを実行させる。ゲートの他の形態を使って実行も
可能であることは、当業者にとって容易に理解されるで
あろう。
ット制御ワード計算機３４の実行をより詳細に示す。計
算機は、八個のＮＯＲゲート５１の内の一つに割り当て
られるそれぞれが連続で対になっている１６ビットワー
ドＳのビット値Ｓ[15]Ｓ[14]・・・Ｓ[0] を入力として
受信する。これらＮＯＲゲートの出力は、四個のＮＡＮ
Ｄゲートの第二ランクに割り当てられている。四個のＮ
ＡＮＤゲートは、二つのＮＯＲゲートの一つのランクに
出力を割り当てられている。二つのＮＯＲゲートの出力
の否定論理積をとり、能動数値が選択されて入力数値の
ｎビットのＯＲを反映する一つのビット制御出力を発生
する。これが、説明するように効率的にｎビットのＯＲ
ゲートを実行させる。ゲートの他の形態を使って実行も
可能であることは、当業者にとって容易に理解されるで
あろう。
【００２３】ここに付録として付加されているＡは、大
型の並行処理コンピュータ装置の算術処理ユニット内で
使用するために一組の丸め演算の実行を説明する対照表
コードである。その付録の図Ａ1 は、本発明の制御ワー
ドのプロセッサが如何に納めるかを示している。
型の並行処理コンピュータ装置の算術処理ユニット内で
使用するために一組の丸め演算の実行を説明する対照表
コードである。その付録の図Ａ1 は、本発明の制御ワー
ドのプロセッサが如何に納めるかを示している。
【００２４】下位ビットのデジタルワードの情報内容を
計算するために制御ワード発生器の上記説明が模範的な
実施例において説明されたが、本発明がこの開示した実
施例に制限されるものでないことは明白であろう。むし
ろ、本発明は、多数の算術プロセッサもしくは計算ユニ
ットへ広く応用できる。そして応用にとって、このよう
な合計の形成と関連付けられる時間もしくは面積の欠点
を含まずに二つのワードの合計の下位ビット位置を計算
することが所望される。このように、種々の浮動少数点
ユニット、専用算術プロセッサ及び計算装置において便
利な使用法が見いだされるだろう。
計算するために制御ワード発生器の上記説明が模範的な
実施例において説明されたが、本発明がこの開示した実
施例に制限されるものでないことは明白であろう。むし
ろ、本発明は、多数の算術プロセッサもしくは計算ユニ
ットへ広く応用できる。そして応用にとって、このよう
な合計の形成と関連付けられる時間もしくは面積の欠点
を含まずに二つのワードの合計の下位ビット位置を計算
することが所望される。このように、種々の浮動少数点
ユニット、専用算術プロセッサ及び計算装置において便
利な使用法が見いだされるだろう。
【００２５】本発明の好ましい実施例と現在考えられる
ものを図示し説明してきたけれども、当業者であれば、
本発明の技術思想から逸脱することなく種々の変更及び
修正が可能であることは明白であろう。かかる変更及び
修正は全て本発明の技術思想に包含されるべきものであ
る。
ものを図示し説明してきたけれども、当業者であれば、
本発明の技術思想から逸脱することなく種々の変更及び
修正が可能であることは明白であろう。かかる変更及び
修正は全て本発明の技術思想に包含されるべきものであ
る。
【図１】従来技術の浮動少数点プロセッサを示す図。
【図２】出力における下位ビット位置の情報内容を決定
するための従来技術回路を示す図。
するための従来技術回路を示す図。
【図３】図１の浮動少数点プロセッサのようなプロセッ
サへ組み入れられた本発明の図解で示す図。
サへ組み入れられた本発明の図解で示す図。
【図４】本発明と結合した制御ワード発生器の詳細図。
【図５】本発明に従う制御信号の発生のための全回路
図。
図。
１ 従来技術の算術乗算器ユニット ２、４、６、８ 出力 ３ 専用チップ １０ 計算ユニット １１ 出力線路 １２ 丸めユニット １４ 加算器 ２０ 基本加算器素子 ３０ 乗算ユニット ３２ マルチゲート構造体の配列 ３３ 線路 ３４ 制御ワード計算機 ４０ 構造体 ４２ ゲートの第一ランク ４４ ゲートの第二ランク ４６ ＸＯＲゲート ４８ ＯＲゲート
Claims (21)
- 【請求項１】 多数のｍマルチゲート装置を有し、ビッ
ト要素Ａ[i] 、Ｂ[i ] （ｉ＝０、・・・ｎ−１）をもつ
一対のｎビットワードＡ、Ｂの合計の中の情報を示す制
御信号を決定するための処理装置であって、この場合の
ｍはｎより大きくなく、各前記マルチゲート装置は、ワ
ードＡ、Ｂの二つの隣り合うビット位置の数値を入力と
して受信し且つ出力ビットＳ[i] を発生するためにビッ
ト位置に関連付けられ接続されていて、出力ビットの収
集が、一致するｍビットのＡとＢの合計が非ゼロ要素を
含んでいる場合と場合のみ非ゼロ要素をもつｍビットの
制御ワードＳを定義する、前記制御信号を決定するため
の前記処理装置。 - 【請求項２】 ｉ番目のマルチゲートユニットが入力Ａ
[i] 、Ｂ[i] とＡ[i -1] 、Ｂ[i-1] に関して一対の第一
ゲートに第一タイムスロットだけ演算させ、そして第二
ゲートへの入力として一対の前記第一ゲートの出力を使
用する前記第二ゲートに第二タイムスロットだけ演算さ
せる結果、制御ワードの決定がｎ＞２の大きさとは無関
係の二つのタイムスロットをとる、請求項１に記載の処
理装置。 - 【請求項３】 各前記マルチゲートユニットが修正され
た完全加算器のセルである請求項１に記載の処理装置。 - 【請求項４】 ｉ番目の前記マルチゲートユニットは、
要素Ａ[i] 、Ｂ[i]を入力として受信する第一ＸＯＲゲ
ートと要素Ａ[i-1] 、Ｂ[i-1] を入力として受信する一
つのＯＲゲートとを含んでいる第一ランクを有し、入力
として前記第一ランクの出力をもち制御ワード要素を発
生する第二ＸＯＲゲートを含んでいる第二ランクをさら
に有する請求項１記載の処理装置。 - 【請求項５】 前記制御ワードＳが非ゼロ要素を持つか
どうかを決定し且つそこの指示する制御信号を発生する
ための手段をさらに有する請求項１に記載の処理装置。 - 【請求項６】 二つの数に関する演算を実行するための
算術演算ユニットと、前記算術演算ユニットにより発生
された出力数値を四捨五入する四捨五入ユニットとをさ
らに有し、前記四捨五入ユニットの演算を制御するため
に前記四捨五入ユニットへ前記制御信号を供給する請求
項５に記載の処理装置。 - 【請求項７】 前記算術演算ユニットが浮動小数点ユニ
ットを含んでいる請求項６に記載の処理装置。 - 【請求項８】 前記浮動小数点ユニットが、加算器、乗
算器もしくは除算器の内の一つを含んでいる請求項７に
記載の処理装置。 - 【請求項９】 前記浮動小数点ユニットが、物理処理の
制御のために算術計算を実行する専用処理制御ユニット
である請求項７に記載の処理装置。 - 【請求項１０】 多数のｍマルチゲート装置を準備する
ステップを有し、ビット要素Ａ[i] 、Ｂ[i] （ｉ＝０、
・・・ｎ−１）をもつ一対のｎビットワードＡ、Ｂの合
計の中の情報を示す制御信号を決定する方法であって、
この場合のｍはｎより大きくない整数であり、各マルチ
ゲート装置は、ビット位置に関連付けられてワードＡ、
Ｂの二つの連続ビット位置の数値を入力としてマルチゲ
ートユニットへ供給してそこから出力ビットを形成し、
出力ビットの収集が、出力ビットＳ[i] をもつｍビット
制御ワードＳを定義し、前の計算の桁上げビットのない
各前記マルチゲートユニットに演算を行なわせ、一致す
るｍビットのＡとＢの合計がさらに非ゼロ要素を含んで
いる場合と場合のみ制御ワードＳが非ゼロ要素を含んで
いるように情報を抽出する、制御信号を決定する方法。 - 【請求項１１】 ｉ番目のマルチゲートユニットが入力
Ａ[i] 、Ｂ[i] とＡ[i-1] 、Ｂ[i-1] に関して一対の第
一ゲートに第一タイムスロットだけ演算させ、そして第
二ゲートへの入力として一対の第一ゲートの出力を使用
する第二ゲートに第二タイムスロットだけ演算させる結
果、制御ワードの決定がｎ＞２の大きさとは無関係の二
つのタイムスロットをとる、請求項１０に記載の方法。 - 【請求項１２】 制御ワードＳが非ゼロ要素を持つかど
うかを決定し且つそこの指示する制御信号を発生するス
テップをさらに有する請求項１１に記載の方法。 - 【請求項１３】 二つの数値に関する演算を実行し、演
算により発生された出力数値を四捨五入するステップを
さらに有し、前記制御信号が四捨五入のステップを制御
する請求項１２に記載の方法。 - 【請求項１４】 演算を実行する前記ステップが、浮動
少数点算術演算を実行することを含んでいる請求項１３
に記載の方法。 - 【請求項１５】 前記浮動少数点算術演算が、加算、乗
算もしくは除算の内の一つを含んでいる請求項１４に記
載の方法。 - 【請求項１６】 前記浮動少数点算術演算が、物理処理
の制御のための専用処理制御算術計算である請求項１５
に記載の方法。 - 【請求項１７】 多数のｍ≦ｎの同一ゲート構造体を有
し、一対のｎビットオペランドに関する演算を実行する
算術ユニット内の四捨五入プロセッサを制御するための
装置であって、各ゲート構造体は算術ユニットにより発
生される一対の数値の二つの隣り合うビット位置からの
要素を入力として受信して並行して演算を行ない出力ビ
ットを発生し、四捨五入プロセッサへ制御信号を発生す
るために制御ワードＳの要素に関して演算を行なうｍビ
ットのＯＲゲートをさらに有する前記装置。 - 【請求項１８】 算術ユニットが，浮動少数点ユニット
でｍ＝ｎである請求項１７に記載の装置。 - 【請求項１９】 バイナリコードのオペランドに関する
演算を実行して浮動少数点出力を発生するための算術プ
ロセッサであって、 オペランドに関する前記演算により決定された最上位ビ
ットの結果数値のＭＳＢ出力を発生し、結果の数値の四
捨五入位置に隣接する最下位ビット位置に一致する一対
のｎビットの数値さらに発生するするための第一結合手
段と、 一対のｎビットの数値の隣り合う二つのビット位置から
の情報を受信しｎビット制御ワードＳを構成するｎのセ
ルの信号ビット出力を発生するために、互いに独立して
演算を行なう多数のｎの同一の完全加算器のセル手段
と、 ＭＳＢ出力が四捨五入するかどうか決定するために制御
ワードＳを計算し、制御ビットを出力するための手段
と、 を有する前記算術プロセッサ。 - 【請求項２０】 バイナリコード化されたオペランドに
関して演算を実行すし浮動少数点出力を発生する方法で
あって、 ＭＳＢ出力と、前記ＭＳＢ出力の四捨五入位置に隣接す
る最下位ビット位置に一致する一対のｎビットＬＳＢ数
値とを出力することと、 各セルが一対のｎビットＬＳＢ数値の二つの隣り合うビ
ット位置からの情報を受信しｎビット制御ワードＳを構
成するｎ単一ビット出力を発生するためにｎの同一で相
互に独立し修正された完全加算器のセル内の一対のｎビ
ットＬＳＢ数値を処理することと、 ＭＳＢ出力が四捨五入を要するかどうかを決定するため
に制御ワードＳを計算することと、 を有する前記方法。 - 【請求項２１】 四捨五入アルゴリズムと制御ワードＳ
の計算に従ってビットを桁送り、切り捨てもしくは加算
によりＭＳＢ出力を四捨五入するステップをさらに有す
る請求項２０の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US763127 | 1991-09-20 | ||
| US07/763,127 US5245563A (en) | 1991-09-20 | 1991-09-20 | Fast control for round unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204602A true JPH05204602A (ja) | 1993-08-13 |
Family
ID=25066950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273481A Withdrawn JPH05204602A (ja) | 1991-09-20 | 1992-09-18 | 制御信号の方法と装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5245563A (ja) |
| EP (1) | EP0539010B1 (ja) |
| JP (1) | JPH05204602A (ja) |
| AT (1) | ATE188557T1 (ja) |
| CA (1) | CA2078319C (ja) |
| DE (1) | DE69230520T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5671171A (en) * | 1995-07-05 | 1997-09-23 | Sun Microsystems, Inc. | Shared rounding hardware for multiplier and divider/square root unit using conditional sum adder |
| US6374329B1 (en) | 1996-02-20 | 2002-04-16 | Intergraph Corporation | High-availability super server |
| US6026474A (en) * | 1996-11-22 | 2000-02-15 | Mangosoft Corporation | Shared client-side web caching using globally addressable memory |
| US5909540A (en) * | 1996-11-22 | 1999-06-01 | Mangosoft Corporation | System and method for providing highly available data storage using globally addressable memory |
| US6647393B1 (en) | 1996-11-22 | 2003-11-11 | Mangosoft Corporation | Dynamic directory service |
| US6148377A (en) * | 1996-11-22 | 2000-11-14 | Mangosoft Corporation | Shared memory computer networks |
| US5987506A (en) * | 1996-11-22 | 1999-11-16 | Mangosoft Corporation | Remote access and geographically distributed computers in a globally addressable storage environment |
| US7058696B1 (en) | 1996-11-22 | 2006-06-06 | Mangosoft Corporation | Internet-based shared file service with native PC client access and semantics |
| GB2575121B (en) | 2018-06-29 | 2022-12-28 | Imagination Tech Ltd | Guaranteed data compression |
| GB2575122B (en) | 2018-06-29 | 2021-12-01 | Imagination Tech Ltd | Mapping an n-bit number to an m-bit number |
| GB2575434B (en) | 2018-06-29 | 2020-07-22 | Imagination Tech Ltd | Guaranteed data compression |
| GB2608878B (en) | 2018-06-29 | 2023-04-12 | Imagination Tech Ltd | Guaranteed data compression |
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|---|---|---|---|---|
| US4179734A (en) * | 1976-07-02 | 1979-12-18 | Floating Point Systems, Inc. | Floating point data processor having fast access memory means |
| US4480963A (en) * | 1982-11-22 | 1984-11-06 | Deere & Company | Pump swashplate control assist |
| IT1157960B (it) * | 1982-11-29 | 1987-02-18 | Fiat Veicoli Ind | Dispositivo per focalizzare ed omogeneizzare un fascio laser |
| US4589084A (en) * | 1983-05-16 | 1986-05-13 | Rca Corporation | Apparatus for symmetrically truncating two's complement binary signals as for use with interleaved quadrature signals |
| US4589087A (en) * | 1983-06-30 | 1986-05-13 | International Business Machines Corporation | Condition register architecture for a primitive instruction set machine |
| JPS61213927A (ja) * | 1985-03-18 | 1986-09-22 | Hitachi Ltd | 浮動小数点演算処理装置 |
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| US5119481A (en) * | 1987-12-22 | 1992-06-02 | Kendall Square Research Corporation | Register bus multiprocessor system with shift |
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| JPH01277931A (ja) * | 1988-04-29 | 1989-11-08 | Nec Ic Microcomput Syst Ltd | 零検出回路 |
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| CA2019300C (en) * | 1989-06-22 | 2001-06-12 | Kendall Square Research Corporation | Multiprocessor system with shared memory |
-
1991
- 1991-09-20 US US07/763,127 patent/US5245563A/en not_active Expired - Fee Related
-
1992
- 1992-09-15 CA CA002078319A patent/CA2078319C/en not_active Expired - Fee Related
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- 1992-09-16 DE DE69230520T patent/DE69230520T2/de not_active Expired - Fee Related
- 1992-09-16 EP EP92308407A patent/EP0539010B1/en not_active Expired - Lifetime
- 1992-09-18 JP JP4273481A patent/JPH05204602A/ja not_active Withdrawn
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |