JPH05204751A

JPH05204751A - メモリ回路

Info

Publication number: JPH05204751A
Application number: JP4013732A
Authority: JP
Inventors: Toru Setoyama; 徹瀬戸山; Nobukazu Doi; 信数土居
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-29
Filing date: 1992-01-29
Publication date: 1993-08-13

Abstract

(57)【要約】【目的】ダイナミック型ランダムアクセスメモリを利用
した複数走査線にわたるシャフリング，デシャフリング
を実行可能なメモリ回路を得る。【構成】ＳＲＡＭ２ａまたは２ｂは、書き込まれた誤り
訂正内符号のうちDRAM1の同一カラムアドレスに書き込
むデータを、順次、読み出す。読み出されたデータは、
デシャフリング用アドレス生成回路３が生成するアドレ
スに高速アクセスモードでＤＲＡＭ１に書き込まれる。
別のカラムアドレスに書き込むデータＳＲＡＭ２ａまた
は２ｂから読み出し、ＤＲＡＭ１に高速アクセスモード
で書き込む。こうして、一セクタ分のデータをＤＲＡＭ
１に書き込んだら、同一セクタアドレスのメモリセルに
記録されている誤り訂正外符号を高速アクセスモードで
読み出し、デシャフリングを実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルＶＴＲ等の
ディジタル信号記録再生装置に適用するメモリ回路に係
り、特に、シャフリング，デシャフリング等のランダム
アクセスを必要とする操作に好適なメモリ回路に関す
る。

【０００２】

【従来の技術】ディジタルＶＴＲ等のディジタル信号記
録再生装置では、記録再生過程で生じる伝送誤りに対処
するため、シャフリング，デシャフリングという操作が
採用されている。シャフリングは、記録側でディジタル
信号の順序を並べ変える操作であり、デシャフリングは
再生側でこの順序を元に戻す操作である。これらの操作
を行うことで、伝送誤りにより画面上で連続するデータ
が失われることを防いでいる。これらの操作は、ディジ
タル信号をメモリ回路に書き込み、次に書き込みに用い
たのとは異なる順序でディジタル信号を読み出すことに
より実行される。

【０００３】このメモリ回路は、高速にランダムアクセ
スできることが必要である。例えば、ＮＴＳＣ方式Ｄ２
規格ディジタルＶＴＲの場合、再生データ周波数は最高
約１０ＭＨｚであり、約１００ｎｓのサイクルタイムを
必要とする。また、シャフリング，デシャフリングに必
要なメモリ容量は、Ｄ２規格ディジタルＶＴＲのセクタ
シャフリングの場合で約２Ｍビットである。このような
大容量メモリには、ビットコストが安いダイナミック型
ランダムアクセスメモリ（以下ＤＲＡＭと略記）を利用
することが望ましい。しかし、ＤＲＡＭでランダムアク
セスを行う場合のサイクルタイムは長く、シャフリン
グ，デシャフリングを行うには速度不足である。このた
め、従来のメモリ回路には、高価ではあるがシャフリン
グ，デシャフリングを行うために必要な時間に対してサ
イクルタイムが十分短いスタティック型ランダムアクセ
スメモリ（以下ＳＲＡＭと略記）が用いられてきた。

【０００４】ところで、ＤＲＡＭにおいて、同一カラム
アドレスのデータについてのみＳＲＡＭと同程度のサイ
クルタイムで高速に読み書き可能な方法として、従来か
らスタティクカラム方式等の高速アクセスモードが知ら
れている。高速アクセスモードでは同一カラムアドレス
のデータを読み書きする場合に、一個目のデータの読み
書きに要する時間は通常のサイクルタイムと同じである
が、二個目以降のデータの読み書きに要する時間は通常
のサイクルタイムの半分以下となり、ＳＲＡＭのサイク
ルタイムと同程度である。ＤＲＡＭのスタティクカラム
方式を利用したビデオメモリに関する従来技術は、特開
昭６２−71385 号公報で論じられている。

【０００５】図６および図７はそれぞれ、上述の公報の
図１および図２に相当するものである。図６および図７
を参照して、ビデオメモリの具体的構成を説明する。

【０００６】図６で、６１はメモリセルアレイ、６２は
センスアンプ、６３はセンスアンプ６２の出力を選択す
るセレクトスイッチ、６４はセレクトスイッチ６３のオ
ン−オフを制御する列デコーダ、６５はデータ出力用の
バッファ、６６は出力端子である。６７は入力端子であ
り、６８はデータ入力用のバッファである。６９は入力
レジスタであり、７０はデータ入力バッファ６８の出力
を入力レジスタ６９のどのビットに書き込むかを選択す
るセレクトスイッチ、７１はセレクトスイッチ７０のオ
ン−オフを制御する列デコーダであり、７２はメモリア
レイ６１上の読み出しあるいは書き込みする行を選択す
る行デコーダである。

【０００７】図７は図６のビデオメモリの動作を示すタ
イミングチャートであり、(ａ)は入力端子６７から入力
されるデータのタイミングを、(ｂ)は入力レジスタ６９
からメモリセルアレイ６１へ一行分のデータを転送して
書き込むタイミングを、(ｃ)はメモリセルアレイ６１の
一行分のデータをセンスアンプ６２へ読み出すタイミン
グを、(ｄ)は出力端子６６から出力されるデータのタイ
ミングを示している。またｔ１〜ｔ４は、それぞれ、時
刻を表している。

【０００８】時刻ｔ１で、次に読み出すデータをメモリ
セルアレイ６１上から選択し、センスアンプ６２を動作
させて読み出しをあらかじめ行っておく。時刻ｔ２から
時刻ｔ３までの表示期間中は、メモリセルアレイ６１の
中から行デコーダ７２に選択された一行がセンスアンプ
６２と接続されており、読み出し可能な状態になってい
る。センスアンプ６２の出力をセレクトスイッチ６３を
通じて、順次、データ出力バッファ６６を通じて読み出
す、いわゆる、スタティックカラム方式の読み出しを行
っている。この期間は読み出しのために、センスアンプ
６２が、ビット線を占有しており、メモリセルアレイ６
１への書き込みは行えない。このため入力端子６７から
入力される書き込みデータは入力レジスタ６９に、一
時、蓄えられる。その後、時刻ｔ４には、表示データの
入出力は停止し、入力レジスタからメモリセルアレイ６
１への書き込み動作が行われる。その後、再び、ｔ１〜
ｔ４の動作が繰り返されることにより、１フィールド遅
延線として動作を行う。帰線期間に、時刻ｔ４の入力レ
ジスタ６９からのデータの書き込みから、時刻ｔ１のデ
ータの読み出しまでのあき時間は、セルのリフレッシュ
動作にあてることができる。

【０００９】

【発明が解決しようとする課題】シャフリング，デシャ
フリングには、フィールドあるいはセクタ等の複数水平
走査線にわたる範囲でデータをランダムに並べ変える操
作を行う場合がある。従来技術では、一水平走査線をメ
モリセルアレイ６１の一行に対応させ、入力レジスタ６
９はメモリセルアレイ６１へ一行分のデータを書き込
み、センスアンプ６２はメモリセルアレイ６１の一行分
のデータを読み出している。このため、ランダムアクセ
スは同一水平走査線内のデータに限られている。従っ
て、上述の公報におけるメモリ回路では、複数走査線に
わたるデータのランダムな並べ変え、すなわち、メモリ
セルアレイの複数行にわたるランダムアクセスを行えな
いため、シャフリング，デシャフリングは実行できな
い。

【００１０】本発明の目的は、ＤＲＡＭを利用した、複
数走査線にわたるシャフリング，デシャフリングを実行
可能なメモリ回路を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明のメモリ回路は、すべてのデータに高速にラ
ンダムアクセス可能な第一のデータを記憶する手段と、
複数に分割された領域からなり同一領域内のデータであ
れば高速にランダム書き込みおよびランダム読み出し可
能な第二のデータを記憶する手段とを有し、前記第一の
データを記憶する手段は入力されたデータを第二のデー
タを記憶する手段の同一領域に記憶するデータが連続す
るように順序に並べ変えて出力データとし、前記第二の
データを記憶する手段は前記出力データを同一領域内に
高速に入力して書き込み、前記第二のデータを記憶する
手段はデータを同一領域毎に高速に読み出して出力する
ものである。

【００１２】また、この目的を達成するために、本発明
のメモリ回路は、すべてのデータに高速にランダムアク
セス可能な第一のデータを記憶する手段と、複数に分割
された領域からなり同一領域内のデータであれば高速に
ランダム書き込みおよびランダム読み出し可能な第二の
データを記憶する手段とをもち、前記第二のデータを記
憶する手段は入力されたデータを同一領域内に高速に書
き込み、前記第二のデータを記憶する手段は同一領域毎
にデータを高速に読み出して出力データとし、前記第一
のデータを記憶する手段は前記出力データを入力して書
き込み、前記第一のデータを記憶する手段はデータをラ
ンダムに読み出して出力する。

【００１３】

【作用】まず、第一のデータを記憶する手段にシャフリ
ング，デシャフリングを行う領域の一部のデータを書き
込む。第一のデータを記憶する手段は全データに対して
高速にランダムアクセス可能であるから、第二のデータ
を記憶する手段の同一領域に書き込むべきデータだけ
を、順次、高速に読み出すことができる。そして、第二
のデータを記憶する手段は同一領域内では高速にランダ
ム書き込み可能であるから、第一のデータを記憶する手
段から読み出されたデータを任意の位置に高速に書き込
むことができる。この操作を、順次、繰り返し、全領域
に対してデータを書き込むことにより、第二のデータを
記憶する手段の全領域に高速にランダム書き込みが可能
となる。また、第二のデータを記憶する手段にランダム
書き込みを行う際に、順次、読み出す必要があるデータ
を同一領域内に書き込んでおくことにより、高速アクセ
スモードで高速に読み出すことができる。

【００１４】第二のデータを記憶する手段に高速アクセ
スモードでデータを書き込むためには、同一領域に書き
込むべきデータが第一のデータを記憶する手段に二個以
上記憶されている必要がある。このため、第一のデータ
を記憶する手段は、第二のデータを記憶する手段の同一
領域に記憶すべきデータが二個以上貯まるまで入力デー
タを保持しなければならない。従って、第一のデータを
記憶する手段に最低限必要な記憶容量は、第二のデータ
を記憶する手段を構成する領域の数の二倍のワード数と
なる。一般に、第一のデータを記憶する手段の記憶容量
は第二のデータを記憶する手段の記憶容量より少なくて
良い。

【００１５】また、上記とは逆の構成としても良い。す
なわち、第二のデータを記憶する手段に高速アクセスモ
ードでシャフリング，デシャフリングを行う領域の全デ
ータを書き込み、次に高速アクセスモードでデータの一
部を読み出して第一のデータを記憶する手段に書き込
む。そして、第一のデータを記憶する手段から所定の目
的に合わせた順序でデータを読み出す構成とする。

【００１６】以上より、第二のデータを記憶する手段に
ランダムにアクセス可能となり、しかも高速にデータを
読み書きできるため、複数走査線にわたるシャフリン
グ，デシャフリングを実行できる。

【００１７】

【実施例】本発明の第一の実施例として、ＮＴＳＣ方式
Ｄ２規格ディジタルＶＴＲのセクタ内デシャッフリング
回路について図１および図２を用いて説明する。図１は
本発明によるメモリ回路の第一のブロック図、図２はＮ
ＴＳＣ方式Ｄ２規格ディジタルＶＴＲの誤り訂正積符号
の説明図である。

【００１８】図１において、１はＤＲＡＭ、２ａおよび
２ｂはＳＲＡＭ、３はＤＲＡＭ１のアドレスを生成する
デシャフリング用アドレス生成回路、４はＤＲＡＭ１の
制御信号を生成するＤＲＡＭ制御回路、５はＳＲＡＭア
ドレス生成回路、６はデータ入力端子、７はデータ出力
端子、８ａ，８ｂ，８ｃはＲＡＭの入出力データのトラ
ンシーバである。図２において、２１ａ〜ｆは誤り訂正
内符号、２２ａ〜ｆは誤り訂正外符号、２３ａ〜ｆはＤ
ＲＡＭ１の同一カラムアドレスのメモリセルに書き込ま
れるデータである。

【００１９】まず最初に、図２を用いてセクタ内デシャ
ッフルについて説明する。符号長８５バイトの誤り訂正
内符号２３を図２に示すように６符号ずつ下から上へ順
に、合計６×６８＝２０４個並べる。全部並べ終わった
ら次に、符号長６８バイトの誤り訂正外符号２２を上か
ら下へ読み出す。その読み出す順序は規格で決められて
はいないが、ブロック１からブロック６の各ｉ番目の誤
り訂正外符号２２ａ〜ｆ，計六符号がセクタ内のｉ番目
の水平走査線のデータであることを考慮して、次の順序
で読み出すことにする。まず、各ブロック内の一番左の
一番目の誤り訂正外符号をブロック１，ブロック２，
…，ブロック６の順に六符号を読み出し、以降は読み出
す誤り訂正外符号を一つずつ右にシフトして同様な操作
を繰り返す。そして、各ブロック内の一番右の８５番目
の誤り訂正外符号まで、合計６×８５＝５１０個読み出
し、デシャフリングは終了する。

【００２０】以下、図１および図２を用いてＮＴＳＣ方
式Ｄ２規格ディジタルＶＴＲのチャンネル０のセクタ内
デシャフリング回路の動作について説明する。

【００２１】まず、データ入力端子６から誤り訂正内符
号２１ａ〜ｆが入力され、ＳＲＡＭ２ａまたは２ｂのど
ちらか一方の、ＳＲＡＭアドレス生成回路５が生成する
アドレスに書き込まれる。ここで、ＳＲＡＭ２ａと２ｂ
はどちらか一方が書き込みに使用され、他方は読み出し
に使用されており、その切り替えはＳＲＡＭアドレス生
成回路５が行っている。ＳＲＡＭ２ａ，２ｂの記憶容量
は、誤り訂正内符号六符号分の５１０ワード×８ビット
である。ここで、十分高速なＳＲＡＭが使用可能であれ
ば、記憶容量が二倍の一個のＳＲＡＭを時間多重して読
み書き共用としても良い。ＤＲＡＭ１は、同一カラムア
ドレスのデータに対して高速アクセスモードで読み書き
可能である。そこで、連続して読み出す必要がある誤り
訂正外符号２２ａ〜ｆを同一カラムアドレスに書き込む
ことにする。ＳＲＡＭ２ａまたは２ｂは、書き込まれた
誤り訂正内符号２１ａ〜ｆのデータの内ＤＲＡＭ１の同
一カラムアドレスに書き込むデータ２３ａ〜ｆを、順
次、読み出す。そのための読み出しアドレスはＳＲＡＭ
アドレス生成回路５が生成する。ＳＲＡＭ２ａまたは２
ｂから読み出されたデータ２３ａ〜ｆは、デシャフリン
グ用アドレス生成回路３が生成するアドレスに高速アク
セスモードで書き込まれる。同様にして、別のカラムア
ドレスに書き込むデータについてもＳＲＡＭ２ａまたは
２ｂから読み出し、ＤＲＡＭ１に高速アクセスモードで
書き込む。このようにして、一セクタ分のデータをＤＲ
ＡＭ１に書き込んだら、同一カラムアドレスのメモリセ
ルに記録されている誤り訂正外符号２２ａ〜ｆを高速ア
クセスモードで読み出すことにより、デシャフリングを
実行する。トランシーバ８ａ，８ｂの制御はＳＲＡＭア
ドレス生成回路５が、トランシーバ８ｃの制御はデシャ
フリング用アドレス生成回路３が行う。ＤＲＡＭ制御回
路４はデータの書き込みおよび読み出しに必要な制御信
号の生成とＤＲＡＭ１のリフレッシュを行う。

【００２２】本実施例では、ＳＲＡＭ２ａおよび２ｂの
記憶容量は６個の誤り訂正内符号２１ａ〜ｆ分とした。
しかし、ＤＲＡＭ１の同一カラムアドレスに記録するデ
ータを二つ以上同時に保持していれば高速アクセスモー
ドを使用できる。そこで、例えば、ＳＲＡＭ２ａおよび
２ｂに二個の誤り訂正内符号２１ａ，２１ｂを記憶した
場合を考えると、ＤＲＡＭ１の同一カラムアドレスに記
録するデータ２３ａ，２３ｂが同時に保持されるため、
高速アクセスモードを使用できることが分かる。従っ
て、ＳＲＡＭ２ａおよび２ｂの記憶容量は、誤り訂正内
符号二個分以上であれば良い。

【００２３】図３は、本実施例のメモリ回路を利用した
ディジタルＶＴＲ再生系のブロック図である。テープよ
り再生されたデータは、復調回路３１，同期検出回路３
２，誤り訂正内符号復号回路３３を経て、メモリ回路３
４へ入力される。ここで、セクタ内デシャフリングを施
されて出力され、誤り訂正外符号復号回路３５を経てビ
デオプロセスへ送られる。

【００２４】本実施例によれば、大容量メモリを必要と
するデシャフリング回路を安価な汎用ＤＲＡＭチップを
用いて構成できるという効果がある。

【００２５】図４は、本発明の第二の実施例であり、本
発明のメモリ回路を同一半導体チップ４８内に構成した
ものである。データ入力端子から入力された誤り訂正内
符号２１ａ〜ｆは、選択回路４７ａで指定するレジスタ
４２に書き込まれる。次に選択回路４７ｂは、ダイナミ
ック型メモリセル４１の同一カラムアドレスに書き込む
データ２３ａ〜ｆをレジスタ４２から、順次、読み出
す。この読み出されたデータは、ダイナミック型メモリ
セル４１のデシャフリング用アドレス生成回路４３が生
成するアドレスへ、高速アクセスモードで書き込まれ
る。このようにして、一セクタ分のデータをダイナミッ
ク型メモリセル４１に書き込んだら、同一カラムアドレ
スのメモリセルに記録されている誤り訂正外符号２２ａ
〜ｆを高速アクセスモードで読み出すことにより、デシ
ャフリングを実行する。メモリセル制御回路４４はデー
タの書き込みおよび読み出しに必要な制御信号の生成と
ダイナミック型メモリセル４１のリフレッシュを行って
いる。レジスタコントロール回路４５は、選択回路４７
ａ，ｂを通してレジスタ４２のデータ入出力を制御して
いる。レジスタコントロール回路４５およびデシャフリ
ング用アドレス生成回路４３は、異なるデシャフリング
を行う場合にはその制御を変更しなければならないた
め、外部の制御回路４９から動作を変更可能な構成とし
ている。

【００２６】本実施例ではレジスタ４２を用いたが、そ
のかわりにスタティック型メモリセルを用いた構成とし
ても良い。本実施例によれば、デシャフリング回路の回
路規模を小さくできる効果がある。

【００２７】図５は、本発明による第三の実施例であ
る。半導体チップ５１は、図４の半導体チップ４８から
ダイナミック型メモリセル４１を除いた構成である。デ
ータ入出力端子５２，アドレス出力端子５３，制御信号
出力端子５４を通してＤＲＡＭ１と接続している。半導
体チップ５１の動作は第二の実施例と同様である。

【００２８】本実施例ではレジスタ４２を用いたが、そ
のかわりにスタティック型メモリセルを用いても良い。

【００２９】本実施例によれば、安価な汎用ＤＲＡＭチ
ップを使用でき、なおかつ、デシャフリング回路の回路
規模を小さくできる効果がある。

【００３０】図８は、本発明による第四の実施例のシャ
フリング回路である。データ入力端子６から誤り訂正外
符号２２ａ〜ｆが入力され、ＤＲＡＭ１の同一カラムア
ドレスに高速アクセスモードで書き込まれる。次に誤り
訂正内符号２３ａ〜ｆを読み出すが、同一カラムアドレ
スに記憶されているデータ２３ａ〜ｆ毎に高速アクセス
モードで読み出す。読み出したデータは、ＳＲＡＭ２ａ
または２ｂに書き込み、誤り訂正内符号２３ａ〜ｆの全
データが書き込まれたら、誤り訂正内符号23ａ〜ｆが形
成されるように順序を変えてデータを読み出す。以上に
よりシャフリングが実行される。上記で説明しなかった
ブロックの動作は第一の実施例と同様である。

【００３１】本実施例において、第二の実施例と同様に
シャフリング回路を同一半導体チップ内に構成しても良
い。また、第三の実施例と同様にシャフリング回路をDR
AMを除いて同一半導体チップとする構成にしても良い。

【００３２】本実施例によれば、安価な汎用ＤＲＡＭチ
ップを使用でき、かつ、シャフリング回路の回路規模を
小さくすることができる。

【００３３】

【発明の効果】本発明によれば、安価なＤＲＡＭを利用
した小規模な回路により、複数走査線にわたるシャフリ
ング，デシャフリングを実行可能になる。

【図面の簡単な説明】

【図１】本発明によるメモリ回路の第一実施例のブロッ
ク図。

【図２】ＮＴＳＣ方式Ｄ２規格ディジタルＶＴＲの誤り
訂正積符号の説明図。

【図３】図１のメモリ回路を利用したディジタルＶＴＲ
再生系のブロック図。

【図４】本発明によるメモリ回路の第二の実施例のブロ
ック図。

【図５】本発明によるメモリ回路の第三の実施例のブロ
ック図。

【図６】従来技術のビデオメモリのブロック図。

【図７】図６のタイミングチャート。

【図８】本発明によるメモリ回路の第四の実施例のブロ
ック図。

【符号の説明】

１…ランダムアクセスメモリ、２ａ，２ｂ…ランダムア
クセスメモリ、３…アドレス生成回路、４…ＤＲＡＭ制
御回路、５…ＳＲＡＭアドレス生成回路、６…データ入
力端子、７…データ出力端子、８ａ〜ｃ…トランシー
バ。

Claims

【特許請求の範囲】

【請求項１】すべてのデータに高速にランダムアクセス
可能な第一のデータを記憶する手段と、複数に分割され
た領域からなり同一領域内のデータであれば高速にラン
ダム書き込みおよびランダム読み出し可能な第二のデー
タを記憶する手段とをもち、前記第一のデータを記憶す
る手段は入力されたデータを第二のデータを記憶する手
段の同一領域に記憶するデータが連続するように順序に
並べ変えて出力データとし、前記第二のデータを記憶す
る手段は前記出力データを同一領域内に高速に入力して
書き込み、前記第二のデータを記憶する手段はデータを
同一領域毎に高速に読み出して出力することを特徴とす
るメモリ回路。
【請求項２】請求項１において、前記第二のデータを記
憶する手段としてダイナミック型ランダムアクセスメモ
リを用いるメモリ回路。
【請求項３】請求項２において、前記ダイナミック型ラ
ンダムアクセスメモリのデータアクセス手段として、高
速アクセスモードを用いるメモリ回路。
【請求項４】請求項１において、前記第一のデータを記
憶する手段としてレジスタを用いるメモリ回路。
【請求項５】請求項１において、前記第一のデータを記
憶する手段としてスタティック型ランダムアクセスメモ
リを用いるメモリ回路。
【請求項６】請求項１において、前記第一のデータを記
憶する手段と前記第二のデータを記憶する手段を、同一
半導体チップ内に構成するメモリ回路。
【請求項７】請求項１において、前記第二のデータを記
憶する手段の同一領域内に一つもしくは複数の誤り訂正
符号語を記憶するメモリ回路。
【請求項８】すべてのデータに高速にランダムアクセス
可能な第一のデータを記憶する手段と、複数に分割され
た領域からなり同一領域内のデータであれば高速にラン
ダム書き込みおよびランダム読み出し可能な第二のデー
タを記憶する手段とをもち、前記第二のデータを記憶す
る手段は入力されたデータを同一領域内に高速に書き込
み、前記第二のデータを記憶する手段は同一領域毎にデ
ータを高速に読み出して出力データとし、前記第一のデ
ータを記憶する手段は前記出力データを入力して書き込
み、前記第一のデータを記憶する手段はデータをランダ
ムに読み出して出力することを特徴とするメモリ回路。
【請求項９】請求項８において、前記第二のデータを記
憶する手段としてダイナミック型ランダムアクセスメモ
リを用いるメモリ回路。
【請求項１０】請求項９において、前記ダイナミック型
ランダムアクセスメモリのデータアクセス手段として、
高速アクセスモードを用いるメモリ回路。
【請求項１１】請求項８において、前記第一のデータを
記憶する手段としてレジスタを用いるメモリ回路。
【請求項１２】請求項８において、前記第一のデータを
記憶する手段としてスタティック型ランダムアクセスメ
モリを用いるメモリ回路。
【請求項１３】請求項８において、前記第一のデータを
記憶する手段と前記第二のデータを記憶する手段を、同
一半導体チップ内に構成するメモリ回路。
【請求項１４】請求項８において、前記第二のデータを
記憶する手段の同一領域内に一つもしくは複数の誤り訂
正符号語を記憶するメモリ回路。