JPH0520475A - 周辺ｌｓｉ内蔵マイクロプロセツサ - Google Patents
周辺ｌｓｉ内蔵マイクロプロセツサInfo
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- JPH0520475A JPH0520475A JP3176396A JP17639691A JPH0520475A JP H0520475 A JPH0520475 A JP H0520475A JP 3176396 A JP3176396 A JP 3176396A JP 17639691 A JP17639691 A JP 17639691A JP H0520475 A JPH0520475 A JP H0520475A
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- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】ＣＰＵと周辺ＬＳＩを内蔵した周辺ＬＳＩ内蔵
マイクロプロセッサにおいて、内蔵している周辺ＬＳＩ
のＩ／ＯアドレスをＣＰＵによるプログラミングによら
ず設定する。 【構成】ＣＰＵと周辺ＬＳＩを内蔵した周辺ＬＳＩ内蔵
マイクロプロセッサに、外部からＩ／Ｏアドレスの設定
情報をロードする手段と、前記読み込んだ情報を基に内
蔵した周辺ＬＳＩのＩ／Ｏアドレスを設定する手段を具
備している。 【効果】ＣＰＵを介さない処理で、内蔵周辺ＬＳＩのＩ
／Ｏアドレスを設定できるために、既存のソフトウェア
にＩ／Ｏアドレスを設定するプログラムを追加する必要
がなくなる。つまり、既存のソフトウェアを変更する必
要がなく、既存のソフトウェアを実行させることが可能
になるため、ソフトウェアの独立性が保てるという効果
がある。
マイクロプロセッサにおいて、内蔵している周辺ＬＳＩ
のＩ／ＯアドレスをＣＰＵによるプログラミングによら
ず設定する。 【構成】ＣＰＵと周辺ＬＳＩを内蔵した周辺ＬＳＩ内蔵
マイクロプロセッサに、外部からＩ／Ｏアドレスの設定
情報をロードする手段と、前記読み込んだ情報を基に内
蔵した周辺ＬＳＩのＩ／Ｏアドレスを設定する手段を具
備している。 【効果】ＣＰＵを介さない処理で、内蔵周辺ＬＳＩのＩ
／Ｏアドレスを設定できるために、既存のソフトウェア
にＩ／Ｏアドレスを設定するプログラムを追加する必要
がなくなる。つまり、既存のソフトウェアを変更する必
要がなく、既存のソフトウェアを実行させることが可能
になるため、ソフトウェアの独立性が保てるという効果
がある。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
おける、周辺ＬＳＩを内蔵した周辺ＬＳＩ内蔵マイクロ
プロセッサに関する。
おける、周辺ＬＳＩを内蔵した周辺ＬＳＩ内蔵マイクロ
プロセッサに関する。
【０００２】
【従来の技術】ＮＥＣのＶ５０（工学社発行「Ｖ４０／
Ｖ５０ハンドブック」または ＮＥＣデータ・ブックＶ
シリーズ マイクロプロセッサ ＩＡ−１２６ＣＭａｒ
ｃｈ １９８９Ｐ参照：内蔵ペリフェラル・リロケーシ
ョン・レジスタについては、ｐ４０４参照）やＶ５３
（ＮＥＣ ユーザーズ・マニュアル Ｖ５３（暫定）Ｉ
ＥＵ−６８０Ｂ Ａｕｇｕｓｔ １９９０ Ｐ参照：内
蔵ペリフェラル・リロケーション・レジスタについて
は、ｐ７８参照）などの場合には、内蔵した周辺ＬＳＩ
のＩ／Ｏアドレスを内蔵ペリフェラル・リロケーション
・レジスタとよばれるレジスタをＣＰＵのプログラミン
グによって設定することによって、任意のＩ／Ｏアドレ
スに設定する。
Ｖ５０ハンドブック」または ＮＥＣデータ・ブックＶ
シリーズ マイクロプロセッサ ＩＡ−１２６ＣＭａｒ
ｃｈ １９８９Ｐ参照：内蔵ペリフェラル・リロケーシ
ョン・レジスタについては、ｐ４０４参照）やＶ５３
（ＮＥＣ ユーザーズ・マニュアル Ｖ５３（暫定）Ｉ
ＥＵ−６８０Ｂ Ａｕｇｕｓｔ １９９０ Ｐ参照：内
蔵ペリフェラル・リロケーション・レジスタについて
は、ｐ７８参照）などの場合には、内蔵した周辺ＬＳＩ
のＩ／Ｏアドレスを内蔵ペリフェラル・リロケーション
・レジスタとよばれるレジスタをＣＰＵのプログラミン
グによって設定することによって、任意のＩ／Ｏアドレ
スに設定する。
【０００３】従来技術を図面を使って説明する。
【０００４】図６に示すような、ＣＰＵ（Ｖ３３）１と
周辺ＬＳＩ（μＰＤ７１０５１（２）、μＰＤ７１０５
４（３）、μＰＤ７１０５９（４））とが別々のＩＣで
構成されたシステムを、周辺ＬＳＩを内蔵したマイクロ
プロセッサ（Ｖ５３）を使って構成したシステムを図７
に示す。図６は、周辺ＬＳＩのＩ／Ｏアドレスをハード
によって設定して、Ｉ／Ｏアドレス・デコード回路８
で、デコードして、周辺ＬＳＩ選択信号（２１，２２，
２３）を制御してアクセスする周辺ＬＳＩを選択してい
たものが、図７では周辺ＬＳＩ内蔵マイクロプロセッサ
（Ｖ５３）１００の内蔵ペリフェラル・リロケーション
・レジスタ１８をＣＰＵ（Ｖ３３相当）１１がプログラ
ミングによって設定して、内蔵の周辺ＬＳＩのＩ／Ｏア
ドレスを設定する。そして、内蔵ペリフェラル・リロケ
ーション・レジスタ１８の内容とＣＰＵ（Ｖ３３相当）
１１アクセスしているＩ／Ｏのアドレスを比較器１９が
比較して、内蔵ペリフェラル選択信号（３１，３２，３
３）を制御して、アクセスする内蔵ペリフェラルを選択
する。
周辺ＬＳＩ（μＰＤ７１０５１（２）、μＰＤ７１０５
４（３）、μＰＤ７１０５９（４））とが別々のＩＣで
構成されたシステムを、周辺ＬＳＩを内蔵したマイクロ
プロセッサ（Ｖ５３）を使って構成したシステムを図７
に示す。図６は、周辺ＬＳＩのＩ／Ｏアドレスをハード
によって設定して、Ｉ／Ｏアドレス・デコード回路８
で、デコードして、周辺ＬＳＩ選択信号（２１，２２，
２３）を制御してアクセスする周辺ＬＳＩを選択してい
たものが、図７では周辺ＬＳＩ内蔵マイクロプロセッサ
（Ｖ５３）１００の内蔵ペリフェラル・リロケーション
・レジスタ１８をＣＰＵ（Ｖ３３相当）１１がプログラ
ミングによって設定して、内蔵の周辺ＬＳＩのＩ／Ｏア
ドレスを設定する。そして、内蔵ペリフェラル・リロケ
ーション・レジスタ１８の内容とＣＰＵ（Ｖ３３相当）
１１アクセスしているＩ／Ｏのアドレスを比較器１９が
比較して、内蔵ペリフェラル選択信号（３１，３２，３
３）を制御して、アクセスする内蔵ペリフェラルを選択
する。
【０００５】内蔵ペリフェラル選択信号（３１，３２，
３３）を制御する動きを図８を基に詳細に説明する。Ｃ
ＰＵ（Ｖ３３相当）１１がバス・サイクルを開始した時
に、比較器１９は、アドレス・バス／制御バス１６をＩ
／Ｏアクセス判定器１９０で、Ｉ／Ｏアクセスかどうか
を判定すると共に、比較回路１９１、比較回路１９２、
比較回路１９３によって、すでに設定されている内蔵ペ
リフェラル・リロケーション・レジスタ１８の５１アド
レス・レジスタ１１２、５４アドレス・レジスタ１１
３、５９アドレスレジスタ１１４と一致するかを判定す
る。ＣＰＵ（Ｖ３３相当）１１がＩ／Ｏアクセスのバス
・サイクルで且つ、ＣＰＵ（Ｖ３３相当）１１が出力す
るアドレスが内蔵ペリフェラル・リロケーション・レジ
スタ１８の５１アドレス・レジスタ１１２と一致する場
合には、内蔵ペリフェラル選択信号３１がアクティブと
なり、μＰＤ７１０５１相当１２がアクセスされる。
３３）を制御する動きを図８を基に詳細に説明する。Ｃ
ＰＵ（Ｖ３３相当）１１がバス・サイクルを開始した時
に、比較器１９は、アドレス・バス／制御バス１６をＩ
／Ｏアクセス判定器１９０で、Ｉ／Ｏアクセスかどうか
を判定すると共に、比較回路１９１、比較回路１９２、
比較回路１９３によって、すでに設定されている内蔵ペ
リフェラル・リロケーション・レジスタ１８の５１アド
レス・レジスタ１１２、５４アドレス・レジスタ１１
３、５９アドレスレジスタ１１４と一致するかを判定す
る。ＣＰＵ（Ｖ３３相当）１１がＩ／Ｏアクセスのバス
・サイクルで且つ、ＣＰＵ（Ｖ３３相当）１１が出力す
るアドレスが内蔵ペリフェラル・リロケーション・レジ
スタ１８の５１アドレス・レジスタ１１２と一致する場
合には、内蔵ペリフェラル選択信号３１がアクティブと
なり、μＰＤ７１０５１相当１２がアクセスされる。
【０００６】同様に、ＣＰＵ（Ｖ３３相当）１１がＩ／
Ｏアクセスのバス・サイクルで且つ、ＣＰＵ（Ｖ３３相
当）１１が出力するアドレスが内蔵ペリフェラル・リロ
ケーション・レジスタ１８の５４アドレス・レジスタ１
１３と一致する場合には、内蔵ペリフェラル選択信号３
２がアクティブとなり、μＰＤ７１０５４相当１３がア
クセスされる。また、ＣＰＵ（Ｖ３３相当）１１がＩ／
Ｏアクセスのバス・サイクルで且つ、ＣＰＵ（Ｖ３３相
当）１１が出力するアドレスが内蔵ペリフェラル・リロ
ケーション・レジスタ１８の５９アドレス・レジスタ１
１４と一致する場合には、内蔵ペリフェラル選択信号３
３がアクティブとなり、μＰＤ７１０５９相当１４がア
クセスされる。
Ｏアクセスのバス・サイクルで且つ、ＣＰＵ（Ｖ３３相
当）１１が出力するアドレスが内蔵ペリフェラル・リロ
ケーション・レジスタ１８の５４アドレス・レジスタ１
１３と一致する場合には、内蔵ペリフェラル選択信号３
２がアクティブとなり、μＰＤ７１０５４相当１３がア
クセスされる。また、ＣＰＵ（Ｖ３３相当）１１がＩ／
Ｏアクセスのバス・サイクルで且つ、ＣＰＵ（Ｖ３３相
当）１１が出力するアドレスが内蔵ペリフェラル・リロ
ケーション・レジスタ１８の５９アドレス・レジスタ１
１４と一致する場合には、内蔵ペリフェラル選択信号３
３がアクティブとなり、μＰＤ７１０５９相当１４がア
クセスされる。
【０００７】つまり、周辺ＬＳＩを内蔵した従来のマイ
クロプロセッサでは、内蔵ペリフェラルのＩ／Ｏアドレ
スをＣＰＵのプログラム処理によって、設定する必要が
ある。
クロプロセッサでは、内蔵ペリフェラルのＩ／Ｏアドレ
スをＣＰＵのプログラム処理によって、設定する必要が
ある。
【０００８】
【発明が解決しようとする課題】ＣＰＵと周辺を別々の
ＩＣで組んでいたハードウェアの既存のソフトウェア
を、周辺ＬＳＩを内蔵したマイクロプロセッサを使って
組み直したハードウェアでＩ／Ｏアドレスを同じアドレ
スにして使用する場合には、図２（ａ）に示すフローの
ように、ＣＰＵのスタート後、ソフトウェアによって、
内蔵ペリフェラル・リロケーション・レジスタを設定す
ることによって、Ｉ／Ｏアドレスを設定する処理が必要
となる。そのため、内蔵ペリフェラル・リロケーション
・レジスタを設定するためのプログラムを既存のソフト
ウェアに追加する必要がある。このことは、少なから
ず、既存のソフトウェアを変更する必要があるため、ソ
フトウェア自身の検証をやり直さなければならないとい
う問題が発生する。
ＩＣで組んでいたハードウェアの既存のソフトウェア
を、周辺ＬＳＩを内蔵したマイクロプロセッサを使って
組み直したハードウェアでＩ／Ｏアドレスを同じアドレ
スにして使用する場合には、図２（ａ）に示すフローの
ように、ＣＰＵのスタート後、ソフトウェアによって、
内蔵ペリフェラル・リロケーション・レジスタを設定す
ることによって、Ｉ／Ｏアドレスを設定する処理が必要
となる。そのため、内蔵ペリフェラル・リロケーション
・レジスタを設定するためのプログラムを既存のソフト
ウェアに追加する必要がある。このことは、少なから
ず、既存のソフトウェアを変更する必要があるため、ソ
フトウェア自身の検証をやり直さなければならないとい
う問題が発生する。
【０００９】このことは、既存のソフトウェアの独立性
を保つ上で大きな問題となる。
を保つ上で大きな問題となる。
【００１０】
【課題を解決するための手段】ＣＰＵとＩ／Ｏアドレス
を任意に設定できる周辺ＬＳＩを１チップに内蔵したマ
イクロプロセッサにおいて、内蔵したＣＰＵの動作前に
マイクロプロセッサの外部から情報を読み込む手段と、
前記読み込んだ情報を基に内蔵した周辺ＬＳＩのＩ／Ｏ
アドレスを設定する手段を具備する。
を任意に設定できる周辺ＬＳＩを１チップに内蔵したマ
イクロプロセッサにおいて、内蔵したＣＰＵの動作前に
マイクロプロセッサの外部から情報を読み込む手段と、
前記読み込んだ情報を基に内蔵した周辺ＬＳＩのＩ／Ｏ
アドレスを設定する手段を具備する。
【００１１】
【実施例】本発明の一実施例を図１に示す。
【００１２】ＣＰＵと任意にＩ／Ｏアドレスを設定でき
る内蔵ペリフェラルからなる周辺ＬＳＩ内蔵マイクロプ
ロセッサの内蔵ペリフェラルのＩ／ＯアドレスをＣＰＵ
を介さない処理で任意のＩ／Ｏアドレスを設定するため
に、図１に示すように周辺ＬＳＩ内蔵マイクロプロセッ
サ１０１の内部に外部から内蔵ペリフェラル・リロケー
ション・レジスタ１８０を設定する情報を読み込むため
の機能と、前記読み込んだ情報で内蔵ペリフェラル・リ
ロケーション・レジスタ１８０を設定する機能をもった
設定情報読み込む回路２００を設けている。
る内蔵ペリフェラルからなる周辺ＬＳＩ内蔵マイクロプ
ロセッサの内蔵ペリフェラルのＩ／ＯアドレスをＣＰＵ
を介さない処理で任意のＩ／Ｏアドレスを設定するため
に、図１に示すように周辺ＬＳＩ内蔵マイクロプロセッ
サ１０１の内部に外部から内蔵ペリフェラル・リロケー
ション・レジスタ１８０を設定する情報を読み込むため
の機能と、前記読み込んだ情報で内蔵ペリフェラル・リ
ロケーション・レジスタ１８０を設定する機能をもった
設定情報読み込む回路２００を設けている。
【００１３】つまり、図２（ｂ）のフローが示すよう
に、Ｐｏｗｅｒ ＯＮ後またはリセット状態解除後に、
ＣＰＵ（Ｖ３３相当）１１が動作を開始する前に設定情
報読み込み回路２００が、シリアル・ＲＯＭ３００（本
シリアル・ＲＯＭはＸＩＬＩＮＸ社のＸＣ１７３６相当
品を例にしています。：ＸＩＬＩＮＸ社のプログラマブ
ル・ゲートアレイ・データブック ＭＣＤ−Ｘ−ＤＢ０
７．１０００（２）ｐ２−１２３参照）を制御して、内
蔵ペリフェラル・リロケーション・レジスタ１８０を設
定するために必要な情報を読み込む。そして、設定情報
読み込み回路２００が読み込んだ情報に基づいて内蔵ペ
リフェラル・リロケーション・レジスタ１８０を設定す
る。内蔵ペリフェラル・リロケーション・レジスタ１８
０の設定終了後、内蔵しているＣＰＵの処理をスタート
させる。
に、Ｐｏｗｅｒ ＯＮ後またはリセット状態解除後に、
ＣＰＵ（Ｖ３３相当）１１が動作を開始する前に設定情
報読み込み回路２００が、シリアル・ＲＯＭ３００（本
シリアル・ＲＯＭはＸＩＬＩＮＸ社のＸＣ１７３６相当
品を例にしています。：ＸＩＬＩＮＸ社のプログラマブ
ル・ゲートアレイ・データブック ＭＣＤ−Ｘ−ＤＢ０
７．１０００（２）ｐ２−１２３参照）を制御して、内
蔵ペリフェラル・リロケーション・レジスタ１８０を設
定するために必要な情報を読み込む。そして、設定情報
読み込み回路２００が読み込んだ情報に基づいて内蔵ペ
リフェラル・リロケーション・レジスタ１８０を設定す
る。内蔵ペリフェラル・リロケーション・レジスタ１８
０の設定終了後、内蔵しているＣＰＵの処理をスタート
させる。
【００１４】設定情報読み込み回路２００の動きを図３
に使用して詳細に説明する。
に使用して詳細に説明する。
【００１５】図３は、周辺ＬＳＩ内蔵マイクロフロセッ
サ１０１の設定情報読み込み回路２００まわりを詳細に
示した図である。図４は、ＲＥＳＥＴの反転信号３１１
が解除後の設定情報読み込み回路２００に関わる信号の
動きを示したタイミング・チャートである。また、図５
は、内蔵ペリフェラル・リロケーション・レジスタ１８
０の設定終了時の設定情報読み込み回路２００に関わる
信号の動きを示したタイミング・チャートである。
サ１０１の設定情報読み込み回路２００まわりを詳細に
示した図である。図４は、ＲＥＳＥＴの反転信号３１１
が解除後の設定情報読み込み回路２００に関わる信号の
動きを示したタイミング・チャートである。また、図５
は、内蔵ペリフェラル・リロケーション・レジスタ１８
０の設定終了時の設定情報読み込み回路２００に関わる
信号の動きを示したタイミング・チャートである。
【００１６】図５のタイミング・チャートが示すよう
に、ＲＥＳＥＴの反転信号３１１がロウ状態からハイ状
態に遷移した後、制御信号生成器２２０が動作を開始
し、外部に内蔵ペリフェラル・リロケーション・レジス
タを設定するための情報を読み込むことを外部に知らせ
るために、ＬＯＡＤの反転信号２０３をロウ・アクティ
ブにすると共に、ＣＬＫＯＵＴ信号２０２から、読み込
みタイミングを外部に知らせるクロック信号を出力す
る。シリアル・ＲＯＭ３００側は、ＲＥＳＥＴの反転信
号がハイ状態になるため、インバータ３１０を通して、
シリアル・ＲＯＭ３００のＯＥの反転信号３０４がロウ
・アクティブになると共に、ＬＯＡＤの反転信号２０３
とつながっているＣＥの反転信号３０３もロウ・アクテ
ィブになり、ＣＬＫＯＵＴ信号２０２がクロック信号を
出力するに伴いＣＬＫ信号３０２にクロックが入力され
るために、シリアル・ＲＯＭ３００からデータがＤＡＴ
Ａ信号３０１を通して出力される。出力されたデータ
は、設定情報読み込み回路２００のＤＩＮ信号２０１を
通して、シリアル／パラレル変換器２３０に入力される
シリアル／パラレル変換器２３０のクロック・カウンタ
部２３１によって、クロックをカウントし、１バイトの
データがそろったら、バイト・データを内蔵ペリフェラ
ル・リロケーション・レジスタ１８０に転送すると共
に、書込みタイミングとして、ＷＲの反転信号２３２を
生成して、内蔵ペリフェラル・リロケーション・レジス
タ１８０の書き込み制御回路１８１に書き込みタイミン
グを伝える。書き込み制御回路１８１は、書き込み制御
線１８５、１８６、１８７を使用して、内蔵ペリフェラ
ル・リロケーション・レジスタ１８０の内部レジスタを
順番に書き込む。
に、ＲＥＳＥＴの反転信号３１１がロウ状態からハイ状
態に遷移した後、制御信号生成器２２０が動作を開始
し、外部に内蔵ペリフェラル・リロケーション・レジス
タを設定するための情報を読み込むことを外部に知らせ
るために、ＬＯＡＤの反転信号２０３をロウ・アクティ
ブにすると共に、ＣＬＫＯＵＴ信号２０２から、読み込
みタイミングを外部に知らせるクロック信号を出力す
る。シリアル・ＲＯＭ３００側は、ＲＥＳＥＴの反転信
号がハイ状態になるため、インバータ３１０を通して、
シリアル・ＲＯＭ３００のＯＥの反転信号３０４がロウ
・アクティブになると共に、ＬＯＡＤの反転信号２０３
とつながっているＣＥの反転信号３０３もロウ・アクテ
ィブになり、ＣＬＫＯＵＴ信号２０２がクロック信号を
出力するに伴いＣＬＫ信号３０２にクロックが入力され
るために、シリアル・ＲＯＭ３００からデータがＤＡＴ
Ａ信号３０１を通して出力される。出力されたデータ
は、設定情報読み込み回路２００のＤＩＮ信号２０１を
通して、シリアル／パラレル変換器２３０に入力される
シリアル／パラレル変換器２３０のクロック・カウンタ
部２３１によって、クロックをカウントし、１バイトの
データがそろったら、バイト・データを内蔵ペリフェラ
ル・リロケーション・レジスタ１８０に転送すると共
に、書込みタイミングとして、ＷＲの反転信号２３２を
生成して、内蔵ペリフェラル・リロケーション・レジス
タ１８０の書き込み制御回路１８１に書き込みタイミン
グを伝える。書き込み制御回路１８１は、書き込み制御
線１８５、１８６、１８７を使用して、内蔵ペリフェラ
ル・リロケーション・レジスタ１８０の内部レジスタを
順番に書き込む。
【００１７】また、図４のタイミング・チャートが示す
ように、内蔵ペリフェラル・リロケーション・レジスタ
１８０の設定が終了したならば、書き込み制御回路１８
１がＥＮＤ信号１８２をハイ・アクティブにして設定情
報読み込み回路２００側に設定が終了したことを知らせ
る。
ように、内蔵ペリフェラル・リロケーション・レジスタ
１８０の設定が終了したならば、書き込み制御回路１８
１がＥＮＤ信号１８２をハイ・アクティブにして設定情
報読み込み回路２００側に設定が終了したことを知らせ
る。
【００１８】ＥＮＤ信号１８２がハイ・アクティブにな
ると、制御信号生成器２２０が、外部からデータを読み
込む処理を終了させるために、ＬＯＡＤの反転信号２０
３をハイ状態のインアクティブにすると共に、ＣＬＫＯ
ＵＴ信号２０２からクロック信号を出力することも終了
する。
ると、制御信号生成器２２０が、外部からデータを読み
込む処理を終了させるために、ＬＯＡＤの反転信号２０
３をハイ状態のインアクティブにすると共に、ＣＬＫＯ
ＵＴ信号２０２からクロック信号を出力することも終了
する。
【００１９】また、ＥＮＤ信号１８２がハイ・アクティ
ブになると、ＣＰＵ ＲＥＳＥＴの反転信号２１１がハ
イ状態のイン・アクティブとなり、ＣＰＵ（Ｖ３３相
当）１１のリセット状態が解除され、ＣＰＵ（Ｖ３３相
当）１１の動作が開始される。
ブになると、ＣＰＵ ＲＥＳＥＴの反転信号２１１がハ
イ状態のイン・アクティブとなり、ＣＰＵ（Ｖ３３相
当）１１のリセット状態が解除され、ＣＰＵ（Ｖ３３相
当）１１の動作が開始される。
【００２０】本発明の他の実施例を図９に示す。
【００２１】本実施例の場合には、周辺ＬＳＩ内蔵マイ
クロプロセッサ１０２に一実施例の設定情報読み込み回
路２００の変わりに書換可能な内蔵ＥＰＲＯＭ３０を設
けてある。内蔵ＥＰＲＯＭ３０は、一実施例の設定情報
読み込み回路２００同様、ＣＰＵ（Ｖ３３相当）１１が
動作を開始する前に内蔵ＥＰＲＯＭ３０に書き込まれて
いる設定情報に基づいて内蔵ペリフェラル・リロケーシ
ョン・レジスタ１８０を設定する機能を持つ。
クロプロセッサ１０２に一実施例の設定情報読み込み回
路２００の変わりに書換可能な内蔵ＥＰＲＯＭ３０を設
けてある。内蔵ＥＰＲＯＭ３０は、一実施例の設定情報
読み込み回路２００同様、ＣＰＵ（Ｖ３３相当）１１が
動作を開始する前に内蔵ＥＰＲＯＭ３０に書き込まれて
いる設定情報に基づいて内蔵ペリフェラル・リロケーシ
ョン・レジスタ１８０を設定する機能を持つ。
【００２２】つまり、他の実施例においても、図２
（ｂ）のフローが示すように、ＣＰＵ（Ｖ３３相当）１
１が動作を開始する前に内蔵ＥＰＲＯＭ３０が書き込ま
れている内蔵ペリフェラル・リロケーション・レジスタ
１８０を設定するための情報に基づいて内蔵ペリフェラ
ル・リロケーション・レジスタ１８０を設定した後に、
内蔵しているＣＰＵの処理をスタートさせる。
（ｂ）のフローが示すように、ＣＰＵ（Ｖ３３相当）１
１が動作を開始する前に内蔵ＥＰＲＯＭ３０が書き込ま
れている内蔵ペリフェラル・リロケーション・レジスタ
１８０を設定するための情報に基づいて内蔵ペリフェラ
ル・リロケーション・レジスタ１８０を設定した後に、
内蔵しているＣＰＵの処理をスタートさせる。
【００２３】また、内蔵ＥＰＲＯＭ３０に書き込まれて
いる情報を書き換えることが可能なために、内蔵周辺Ｌ
ＳＩのアドレスを任意に設定することができる。
いる情報を書き換えることが可能なために、内蔵周辺Ｌ
ＳＩのアドレスを任意に設定することができる。
【００２４】
【発明の効果】ＣＰＵと任意にＩ／Ｏアドレスを設定で
きる内蔵ペリフェラルからなるマイクロプロセッサの内
蔵ペリフェラルのＩ／ＯアドレスをＣＰＵのソフトウェ
アによって設定するのではなく、ＣＰＵを介さない処理
で任意のＩ／Ｏアドレスに設定することを可能にするこ
とによって、既存のソフトウェアに新たに、内蔵ペリフ
ェラル・リロケーション・レジスタを設定するためのプ
ロウラムを追加する必要がなくなり、既存のソフトウェ
アを変更する必要がなくなる。つまり、既存のソフトウ
ェアにＩ／Ｏアドレスを設定するプログラムを追加する
ことなく、そのまま使えるという効果がある。つまり、
既存のソフトウェアを変更しないためにソフトウェア自
身の検証をし直さないですむという効果がある。
きる内蔵ペリフェラルからなるマイクロプロセッサの内
蔵ペリフェラルのＩ／ＯアドレスをＣＰＵのソフトウェ
アによって設定するのではなく、ＣＰＵを介さない処理
で任意のＩ／Ｏアドレスに設定することを可能にするこ
とによって、既存のソフトウェアに新たに、内蔵ペリフ
ェラル・リロケーション・レジスタを設定するためのプ
ロウラムを追加する必要がなくなり、既存のソフトウェ
アを変更する必要がなくなる。つまり、既存のソフトウ
ェアにＩ／Ｏアドレスを設定するプログラムを追加する
ことなく、そのまま使えるという効果がある。つまり、
既存のソフトウェアを変更しないためにソフトウェア自
身の検証をし直さないですむという効果がある。
【００２５】このことは、言い替えれば、既存のソフト
ウェアの独立性を保つという効果がある。
ウェアの独立性を保つという効果がある。
【図１】一実施例の周辺ＬＳＩ内蔵マイクロプロセッサ
のシステム構成例である。
のシステム構成例である。
【図２】ＣＰＵと周辺ＬＳＩからなる従来例の周辺ＬＳ
Ｉ内蔵マイクロプロセッサの既存プログラムの実行まで
の流れ図及びＣＰＵと周辺ＬＳＩからなる本発明の周辺
ＬＳＩ内蔵マイクロプロセッサの既存プログラムの実行
までの流れ図である。
Ｉ内蔵マイクロプロセッサの既存プログラムの実行まで
の流れ図及びＣＰＵと周辺ＬＳＩからなる本発明の周辺
ＬＳＩ内蔵マイクロプロセッサの既存プログラムの実行
までの流れ図である。
【図３】周辺ＬＳＩ内蔵マイクロプロセッサ１０１の設
定情報読み込み回路２００まわりを詳細に示した図であ
る。
定情報読み込み回路２００まわりを詳細に示した図であ
る。
【図４】ＲＥＳＥＴの反転信号３１１が解除後の設定情
報読み込み回路２００に関わる信号の動きを示したタイ
ミング・チャートである。
報読み込み回路２００に関わる信号の動きを示したタイ
ミング・チャートである。
【図５】内蔵ペリフェラル・リロケーション・レジスタ
１８０の設定終了時の設定情報読み込み回路２００に関
わる信号の動きを示したタイミング・チャートである。
１８０の設定終了時の設定情報読み込み回路２００に関
わる信号の動きを示したタイミング・チャートである。
【図６】ＣＰＵと周辺ＬＳＩを別々のＩＣで構成したシ
ステム構成例である。
ステム構成例である。
【図７】図５のシステム構成例をＣＰＵと周辺ＬＳＩが
１つのＩＣになっている従来の周辺ＬＳＩ内蔵マイクロ
プロセッサ（Ｖ５３）１００で構成したシステム構成例
である。
１つのＩＣになっている従来の周辺ＬＳＩ内蔵マイクロ
プロセッサ（Ｖ５３）１００で構成したシステム構成例
である。
【図８】内蔵ペリフェラル選択信号（３１，３２，３
３）を制御する働きの説明図である。
３）を制御する働きの説明図である。
【図９】他の実施例の周辺ＬＳＩ内蔵マイクロプロセッ
サのシステム構成例である。
サのシステム構成例である。
１ ＣＰＵ（Ｖ３３） ２ μＰＤ７１０５１ ３ μＰＤ７１０５４ ４ μＰＤ７１０５９ ５ メモリ ６ アドレス・バス／制御バス ７ データ・バス ８ Ｉ／Ｏアドレス・デコード回路 １１ ＣＰＵ（Ｖ３３相当） １２ μＰＤ７１０５１相当 １３ μＰＤ７１０５４相当 １４ μＰＤ７１０５９相当 １６ 内部アドレス・バス／制御バス １７ 内部データ・バス １８ 内蔵ペリフェラル・リロケーション・レジスタ １９ 比較器 ２１ 周辺ＬＳＩ選択信号 ２２ 周辺ＬＳＩ選択信号 ２３ 周辺ＬＳＩ選択信号 ３０ 内蔵ＥＰＲＯＭ ３１，３２，３３ 内蔵周辺ＬＳＩ選択信号 １００ 周辺ＬＳＩ内蔵マイクロプロセッサ（Ｖ５
３） １０１ 周辺ＬＳＩ内蔵マイクロプロセッサ １０２ 周辺ＬＳＩ内蔵マイクロプロセッサ １１２ ５１アドレス・レジスタ １１３ ５４アドレス・レジスタ １１４ ５９アドレス・レジスタ １８０ 内蔵ペリフェラル・リロケーション・レジス
タ １８１ 書き込み制御回路 １８２ ＥＮＤ信号 １８５，１８６，１８７ 書き込み制御線 １９０ Ｉ／Ｏアクセス判定器 １９１，１９２，１９３ 比較回路 １９５，１９６，１９７ ＯＲゲート ２００ 設定情報読み込み回路 ２０１ ＤＩＮ信号 ２０２ ＣＬＫＯＵＴ信号 ２０３ ＬＯＡＤの反転信号 ２０４ ＲＥＳＥＴの反転信号 ２１０ ＡＮＤゲート ２１１ ＣＰＵ ＲＥＳＥＴの反転信号 ２２０ 制御信号生成器 ２３０ シリアル／パラレル変換器 ２３１ クロック・カウンタ部 ２３２ ＷＲの反転信号 ２３３ ＰＤＡＴＡ ３００ シリアル・ＲＯＭ ３０１ ＤＡＴＡ信号 ３０２ ＣＬＫ信号 ３０３ ＣＥの反転信号 ３０４ ＯＥの反転信号 ３１０ インバータ ３１１ ＲＥＳＥＴの反転信号
３） １０１ 周辺ＬＳＩ内蔵マイクロプロセッサ １０２ 周辺ＬＳＩ内蔵マイクロプロセッサ １１２ ５１アドレス・レジスタ １１３ ５４アドレス・レジスタ １１４ ５９アドレス・レジスタ １８０ 内蔵ペリフェラル・リロケーション・レジス
タ １８１ 書き込み制御回路 １８２ ＥＮＤ信号 １８５，１８６，１８７ 書き込み制御線 １９０ Ｉ／Ｏアクセス判定器 １９１，１９２，１９３ 比較回路 １９５，１９６，１９７ ＯＲゲート ２００ 設定情報読み込み回路 ２０１ ＤＩＮ信号 ２０２ ＣＬＫＯＵＴ信号 ２０３ ＬＯＡＤの反転信号 ２０４ ＲＥＳＥＴの反転信号 ２１０ ＡＮＤゲート ２１１ ＣＰＵ ＲＥＳＥＴの反転信号 ２２０ 制御信号生成器 ２３０ シリアル／パラレル変換器 ２３１ クロック・カウンタ部 ２３２ ＷＲの反転信号 ２３３ ＰＤＡＴＡ ３００ シリアル・ＲＯＭ ３０１ ＤＡＴＡ信号 ３０２ ＣＬＫ信号 ３０３ ＣＥの反転信号 ３０４ ＯＥの反転信号 ３１０ インバータ ３１１ ＲＥＳＥＴの反転信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＣＰＵとＩ／Ｏアドレスを任意に設定で
きる周辺ＬＳＩを１チップに内蔵したマイクロプロセッ
サにおいて、内蔵したＣＰＵの動作前にマイクロプロセ
ッサの外部から情報を読み込む手段と、前記読み込んだ
情報を基に内蔵した周辺ＬＳＩのＩ／Ｏアドレスを設定
する手段を具備したことを特徴とする周辺ＬＳＩ内蔵マ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176396A JPH0520475A (ja) | 1991-07-17 | 1991-07-17 | 周辺ｌｓｉ内蔵マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176396A JPH0520475A (ja) | 1991-07-17 | 1991-07-17 | 周辺ｌｓｉ内蔵マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520475A true JPH0520475A (ja) | 1993-01-29 |
Family
ID=16012937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176396A Pending JPH0520475A (ja) | 1991-07-17 | 1991-07-17 | 周辺ｌｓｉ内蔵マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519348B1 (en) | 1998-05-28 | 2003-02-11 | Matsushita Electric Industrial Co., Ltd. | Speaker apparatus and television set |
-
1991
- 1991-07-17 JP JP3176396A patent/JPH0520475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519348B1 (en) | 1998-05-28 | 2003-02-11 | Matsushita Electric Industrial Co., Ltd. | Speaker apparatus and television set |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000725 |