JPH08235073A

JPH08235073A - マイクロコンピュータ

Info

Publication number: JPH08235073A
Application number: JP7040220A
Authority: JP
Inventors: Ichirou Kouzono; 一郎香園
Original assignee: NEC Kyushu Ltd
Current assignee: NEC Kyushu Ltd
Priority date: 1995-02-28
Filing date: 1995-02-28
Publication date: 1996-09-13

Abstract

(57)【要約】【目的】マイクロコンピュータに内蔵している制御レジ
スタに対するプログラムの暴走等により誤書き込みを防
止する。【構成】制御レジスタに対するデータの書き込みを許可
するか、又は禁止するかの情報を各制御レジスタごとに
保持するプロテクト制御レジスタ０を有し、書き込み動
作が発生したときに書き込みの対象となっている制御レ
ジスタを特定し、前記プロテクト制御レジスタ１０の情
報に応じて書き込み信号を制御するプロテクト制御回路
１を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種制御レジスタを内
蔵したマイクロコンピュータに関し、特にライトプロテ
クト機能を有し、制御レジスタに対する誤書き込みを防
止したマイクロコンピュータに関する。

【０００２】

【従来の技術】従来から、マイクロコンピュータは、全
体の動作クロックやモード設定に関する項目を集中的に
制御するための制御レジスタを有している。また、マイ
クロコンピュータに搭載されている各種周辺ユニットに
も、各々の動作モードなどを指定するための制御レジス
タが内蔵されている。

【０００３】また、ＥＥＰＲＯＭ内蔵のマイクロコンピ
ュータのこのＥＥＰＲＯＭへの誤書き込み防止を実現し
たマイクロコンピュータが特開平４−９６１５６号公報
に開示されている。

【０００４】まず、従来のマイクロコンピュータにおけ
る制御レジスタの役割について例を挙げて説明する。図
５は、従来のマイクロコンピュータの主要ブロックを示
す構成図である。

【０００５】この従来のマイクロコンピュータは、中央
処理ユニット（以下、ＣＰＵという）１００と、記憶ユ
ニット（以下、メモリという）１０１と、クロック発生
回路１０２と、周辺ユニットＡ１０３と、周辺ユニット
Ｂ１０４と、周辺ユニットＣ１０５とから構成される。
また、メモリ１０１、クロック発生回路１０２、周辺ユ
ニットＡ１０３、周辺ユニットＢ１０４および周辺ユニ
ットＣ１０５のそれぞれは、システムバス１０６を介し
てＣＰＵ１００と接続している。

【０００６】ここでは、クロック発生回路１０２内の制
御レジスタの一例について説明する。本マイクロコンピ
ュータにおけるクロック発生回路１０２は、システムク
ロックｃｌｋ１およびｃｌｋ２のそれぞれを生成し、Ｃ
ＰＵ１００および周辺ユニット（Ａ，Ｂ，Ｃ）に供給す
るためのもので、制御レジスタ２００、分周回路２０１
から構成される。端子Ｘ１および端子Ｘ２に接続された
水晶発振子１０７により発振クロックを発生し、この発
振クロックを分周回路２０１により幾通りかに分周して
システムクロックを生成する。制御レジスタ２００の出
力信号は、分周回路２０１の分周比を制御する。このた
め、システムの立ち上げ時などに制御レジスタ２００の
設定を変更することで、最適なシステムクロックの周波
数を選択することができる。

【０００７】図６に、制御レジスタ２００の論理回路例
を示す。図５を参照すると、制御レジスタ２００は、２
ビットから成るレジスタを備え、第１ビット目は、リセ
ット入力付きラッチ１１０と、ラッチ１１１と、出力バ
ッファ１１２とから構成される。ラッチ１１０は、書き
込み信号８１（以下、ＷＲという）がハイレベル（以下
“Ｈ”と略記する）、且つシステムクロックｃｌｋ２が
“Ｈ”のときシステムバス１０６の特定の１ビット（こ
こではビットｎとする）のデータをラッチする。ＷＲ８
１がロウレベル（以下、“Ｌ”と略記する）または、シ
ステムクロックｃｌｋ２が“Ｌ”のときには値を保持す
る。ラッチ１１０の出力は、ラッチ１１１に入力され
る。ラッチ１１１は、システムクロックｃｌｋ１が
“Ｈ”のときに入力を伝搬し、システムクロックｃｌｋ
１が“Ｌ”のときには、値を保持する。また、ラッチ１
１１の出力は、出力バッファ１１２を介してシステムバ
ス１０６のビットｎに接続されており、読み出し信号８
２（以下、ＲＤと略記する）が“Ｈ”のときに出力され
る。第２ビット目は、リセット入力付きラッチ１２０、
ラッチ１２１、出力バッファ１２２から成り、第１ビッ
ト目と全く同一の構成で、システムバス１０６のビット
ｍのデータをラッチする。さらに、リセット時には、リ
セット信号ＲＥＳがアクティブとなり、ラッチ１１０、
１２０の出力が共に“Ｌ”となり、ラッチ１１１、１２
１に伝搬し、制御レジスタ２００の出力信号ＣＣｍ、Ｃ
Ｃｎは共に“Ｌ”となる。出力信号ＣＣｍ、ＣＣｎは、
分周回路２０１に入力され、分周比を制御する。

【０００８】次に、制御レジスタ２００の設定値を変更
する場合には、データ転送命令の実行により、まず、シ
ステムバス１０６に制御レジスタ２００のアドレス情報
が出力される。アドレス情報は、アドレスデコーダ１３
０に取り込まれ、アドレスラッチ許可信号８０（以下、
ＡＬＥと略記する）が“Ｈ”の期間に制御レジスタ２０
０が書き込みの対象であることを示すセレクト信号ＳＥ
Ｌを“Ｈ”にする。続いてＣＰＵ１００は、ライトデー
タを出力し、ＷＲ８１を“Ｈ”にする。制御レジスタ２
００は、セレクト信号ＦＥＬが“Ｈ”、且つＷＲ８１が
“Ｈ”の期間のシステムクロックｃｌｋ２が“Ｈ”のタ
イミングにシステムバス１０６上のデータを取り込み、
次のシステムクロックｃｌｋ１が“Ｈ”の時期から出力
信号ＣＣｍ，ｎに出力する。出力信号ＣＣｍ，ｎの変更
によりシステムクロックｃｌｋ１およびｃｌｋ２のそれ
ぞれは、所定の周波数に切り替わる。

【０００９】

【発明が解決しようとする課題】前述の制御レジスタ
は、全体に影響を及ぼす重要な項目を制御しており、シ
ステムの立ち上げ時にのみ一度設定されるとその後は不
用意に書き換えられてはシステムの誤動作になる。

【００１０】しかし、従来の制御レジスタでは、ソフト
ウェアの暴走や、プログラムのバグ等により、誤書き込
みする可能性があり、誤書き込みを完全に防止すること
は難しい。

【００１１】この欠点を解決する一つの方法として、制
御レジスタへのデータ設定を、図７に示すようなフォー
マットの制御レジスタ専用のデータ転送命令（以下、単
に専用命令と言う）のみに限定することで誤書き込みを
防止する方法が採られていた。この専用命令は、命令の
最後の２バイト、すなわち＃ｂｙｔｅと＃ｂｙｔｅ′を
チェックする機能があり、２バイトのデータが互いに補
数の関係、すなわち＃ｂｙｔｅ′の反転が＃ｂｙｔｅと
等しい場合のみ、制御レジスタへの書き込みを行い、互
いに補数でない場合には、書き込みを行わないようにす
ることで、ソフトウェアの暴走等による誤書き込みを防
止している。この方法による制御レジスタの一例を図８
に、データ設定時のタイミングを図９に示す。

【００１２】専用命令の実行により、制御レジスタへの
書き込みサイクルが起動されると、図９に示すサイクル
ａの期間では制御レジスタのアドレス情報がシステムバ
ス１０６に出力される。アドレス情報は、アドレスデコ
ーダ１３０に取り込まれ、ＡＬＥ８０が“Ｈ”の期間に
制御レジスタのセクタ信号ＳＥＬをアクティブ
（“Ｈ”）にする。同時に、専用命令による特殊な書き
込みサイクルであることを示す特殊書き込み信号８３
（以下、ＳＰＣＷＲという）がアクティブ（“Ｈ”）と
なる。

【００１３】次にサイクルｂの期間に移ると、システム
バス１０６にデータが出力される。このデータは、ＷＲ
８１が“Ｈ”、且つシステムクロックｃｌｋ２が“Ｈ”
のタイミングで制御レジスタに取り込まれ、次のシステ
ムクロックｃｌｋ１が“Ｈ”の時期から出力信号ＣＣ
ｍ，ｎに出力される。

【００１４】しかし、このような方法では、誤書き込み
防止の対象となる制御レジスタが、ハードウェアによっ
て固定されているため、融通性、拡張性が無く、制御レ
ジスタの増設、又は変更などが困難であった。また、誤
書き込み防止の対象となっている制御レジスタには、特
殊な書き込みサイクルであることを示す特殊書込信号Ｓ
ＰＣＷＲを各制御レジスタ近傍まで配線する必要があ
り、誤書き込み防止の対象となっていない他の制御レジ
スタや機能レジスタとは書き込み制御が異なり、回路構
成が複雑になっていた。さらに、専用命令でしか書き換
えができないために、操作性が悪く、処理能力が著しく
低下していた。

【００１５】さらに、特開平４−９６１５６号公報に開
示されるマイクロコンピュータは、ＥＥＰＲＯＭの特定
アドレスに書き込み禁止情報を書き込んでおき、書き込
み動作の際にまず、この特定アドレスから書き込み禁止
情報を読み出し、読み出された情報に基づき、ＥＥＰＲ
ＯＭへの書き込みの許可、または禁止を制御している。
しかしながら、この方法は、ＥＥＰＲＯＭの特殊性を利
用したものであり、ＥＥＰＲＯＭを内蔵したマイクロコ
ンピュータにしか適用できない。また、ＥＥＰＲＯＭの
特定アドレスを禁止情報の格納領域として使用するた
め、通常のデータの記憶領域として使えなくなる上、こ
の特定アドレスへ誤書き込みが生じた場合に、以後書き
込みが行えなくなる。さらに、書き込みサイクル毎に特
定アドレスを読み出して書き込み禁止状態をその都度チ
ェックする必要がある為、書き込み時間が長くなり、性
能が落ちる欠点があった。

【００１６】したがって、本発明の目的は、制御レジス
タごとに書き込みを許可するか、または禁止するかを制
御でき、専用命令を用いなくとも、制御レジスタへの誤
書き込みを完全に防止できるマイクロコンピュータを提
供することにある。

【００１７】

【課題を解決するための手段】本発明のマイクロコンピ
ュータは、周辺回路に内蔵される制御レジスタ群に対す
るデータの書き込み動作を許可するか又は禁止するかの
情報を各制御レジスタ毎に保持するプロテクト制御レジ
スタと、書き込み動作が発生したときに前記制御レジス
タ群の中から書き込みの対象となっている制御レジスタ
を特定する判別手段と、前記判別手段により特定された
制御レジスタに対応する前記プロテクト制御レジスタの
情報に応じて書き込み信号を許可するか又は禁止するか
を制御する制御手段を有する。

【００１８】

【実施例】次に、本発明の実施例について図面を用いて
説明する。

【００１９】図１は、本発明の第１の実施例のマイクロ
コンピュータの主要ブロックを示す構成図である。

【００２０】この実施例のマイクロコンピュータは、Ｃ
ＰＵ１００と、メモリ１０１と、クロック発生回路２０
２と、周辺ユニットＡ２０３と、周辺ユニットＢ２０４
と、周辺ユニットＣ２０５と、各種制御レジスタへの誤
書き込み防止を制御するプロテクト制御回路１とから構
成される。

【００２１】また、メモリ１０１、クロック発生回路２
０２、周辺ユニットＡ２０３、周辺ユニットＢ２０４、
周辺ユニットＣ２０５およびプロテクト制御回路１のそ
れぞれは、システムバス１０６を介してＣＰＵ１００と
接続している。さらに、制御信号ＡＬＥ８０、ＷＲ８
１、ＲＤ８２、およびＳＰＣＷＲ８３の各々が供給され
ている。プロテクト制御回路１は、クロック発生回路２
０２、周辺ユニットＡ２０３、周辺ユニットＢ２０４、
周辺ユニットＣ２０５内の制御レジスタのそれぞれに対
するデータの書き込みを許可するか、または禁止するか
を指定するプロテクト制御レジスタ１０を有している。

【００２２】本実施例では、説明を簡単にするため、プ
ロテクト制御レジスタ１０は、４ビットから成り、第１
ビット目はクロック発生回路２０２内の制御レジスタ２
０、第２ビット目は周辺ユニットＡ２０３内の制御レジ
スタ３０、第３ビット目は周辺ユニットＢ２０４内の制
御レジスタ４０、第４ビット目は周辺ユニットＣ２０５
内の制御レジスタ５０の書き込み許可または禁止の制御
にそれぞれ割当てられており、“Ｈ”を設定することに
より書き込み禁止状態を指定するものとする。

【００２３】さらに、プロテクト制御回路１は、プロテ
クト制御レジスタ１０へのアクセスであることを判別す
るアドレスデコーダ１１、ライトデータのラッチタイミ
ング信号を生成する論理積ゲート（以下、ＡＮＤゲート
という）６０、制御レジスタ２０へのアクセスであるこ
とを判別するアドレスデコーダ２１、制御レジスタ３０
へのアクセスであることを判別するアドレスデコーダ３
１、制御レジスタ４０へのアクセスであることを判別す
るアドレスデコーダ４１および制御レジスタ５０へのア
クセスであることを判別するアドレスデコーダ５１と、
ＡＮＤゲート（６２〜６６）および論理和反転ゲート
（以下、ＮＯＲゲートという）７０とから構成される。

【００２４】プロテクト制御レジスタ１０の各ビットの
出力信号（以下、プロテクト指定信号という）１２，１
３，１４，１５は、ＡＮＤゲート（６２〜６５）にそれ
ぞれ入力される。アドレスデコーダ２１は、制御レジス
タ２０へのアクセスであることを判別するためのもの
で、アドレスデコーダ２１の出力信号は、ＡＮＤゲート
６２の一方に入力され、ＡＮＤゲート６２の他方の入力
にはプロテクト指定信号１２が入力される。すなわちＡ
ＮＤゲート６２はプロテクト指定出力信号１２が“Ｈ”
（書き込み禁止状態）で、制御レジスタ２０への書き込
みが発生した場合に“Ｈ”となる。同様に、ＡＮＤゲー
ト６３は制御レジスタ３０が書き込み禁止状態で制御レ
ジスタ３０に対する書き込みが発生した場合に“Ｈ”と
なり、ＡＮＤゲート６５は制御レジスタ５０が書き込み
禁止状態で制御レジスタ５０に対する書き込みが発生し
た場合に“Ｈ”となる。ＮＯＲゲート７０は、ＡＮＤゲ
ート（６２〜６５）の出力信号を全て入力し、プロテク
ト制御レジスタ１０により書き込み禁止が指定されてい
る制御レジスタのいずれかに書き込みが発生したことを
検知する。ＮＯＲゲート７０の出力信号はＡＮＤゲート
６６に入力される。ＡＮＤゲート６６の他の入力にはＷ
Ｒ８１が入力される。ＡＮＤゲート６６の出力信号は書
き込み指示信号９０としてクロック発生回路２０２、周
辺ユニットＡ２０３、周辺ユニットＢ２０４および周辺
ユニットＣ２０５内の各制御レジスタの書き込み制御回
路のそれぞれに供給され、図６に示すＷＲ８１の代わり
に使用される。また、マイクロコンピュータ内の他の機
能レジスタにも同様に供給される。

【００２５】次に、本発明の第１の実施例のマイクロコ
ンピュータの動作について説明する。

【００２６】まず、リセット状態が解除されると通常の
データ転送命令の実行により、ＣＰＵ１００はシステム
バス１０６を介してクロック発生回路２０２、周辺ユニ
ットＡ２０３、周辺ユニットＢ２０４および周辺ユニッ
トＣ２０５内の各制御レジスタに初期値を設定する。次
に、これらの制御レジスタの中から、以後書き込みを禁
止する制御レジスタを指定するためにプロテクト制御レ
ジスタ１０に上述の専用命令の実行により値を設定す
る。

【００２７】ここで、書き込みが禁止されている制御レ
ジスタに対する書き込み動作が発生した場合について説
明する。

【００２８】図２はクロック発生回路２０２内の制御レ
ジスタ２０のみが書き込み禁止状態に設定されている場
合、すなわち、プロテクト制御レジスタ１０に０１
（Ｈ）（（Ｈ）は、１６進数表現を表す）が設定されて
いる場合に制御レジスタ２０に対する書き込みが発生し
たところのタイミング図である。

【００２９】サイクルＡにおいては、通常のデータ転送
命令の実行により書き込み動作が起動されるとシステム
バス１０６上にアドレス情報が出力される。アドレス情
報が出力されている期間にＡＬＥ８０が“Ｈ”となる。
アドレスデコーダ２１，３１，４１，５１は、この期間
のアドレス情報をそれぞれ判別する。このときのアドレ
ス情報は、制御レジスタ２０を示しているのでアドレス
デコーダ２１の出力信号のみが“Ｈ”となる。アドレス
デコーダ２１の出力信号が“Ｈ”となるとプロテクト指
定信号１２が“Ｈ”なので、ＡＮＤゲート６２の出力信
号は“Ｈ”となり、ＮＯＲゲート７０の出力は“Ｌ”と
なる。

【００３０】続いて、サイクルＢにおいてはシステムバ
ス１０６にライトデータが出力される。このとき同時に
ＷＲ８１がアクティブ（“Ｈ”）となるが、ＮＯＲゲー
ト７０の出力信号が“Ｌ”であるので、ＡＮＤゲート６
６の出力信号、すなわち書き込み指示信号９０はインア
クティブ（“Ｌ”）のままである。従って、制御レジス
タ２０には、データがラッチされず、値は書き換わらな
い。

【００３１】次に、書き込みが許可されている制御レジ
スタ、または他の機能レジスタに対する書き込み動作が
発生した場合について説明する。

【００３２】図３は、周辺回路Ａ２０３内の制御レジス
タ３０に対する書き込みが発生したところのタイミング
図である。

【００３３】サイクルＣにおいては、書き込みサイクル
が起動されるとシステムバス１０６に制御レジスタ３０
のアドレス情報が出力され、アドレスデコーダ３１の出
力は、“Ｈ”となるが、プロテクト指定信号１３は”Ｌ
記号（書き込み許可状態）なのでＡＮＤゲート６３の出
力信号は”Ｌ”となり、ＡＮＤゲート６２，６４，６５
も全て“Ｌ”なのでＮＯＲゲート７０の出力信号は
“Ｈ”となる。

【００３４】最後にサイクルＤにおいては、ライトデー
タが出力され、同時にＷＲ８がアクティブとなる。ＮＯ
Ｒゲート７０の出力信号が“Ｈ”であるので、ＡＮＤゲ
ート６６の出力信号、すなわち書き込み指示信号９０
は、ＷＲ８１が“Ｈ”の期間、アクティブ（“Ｈ”）と
なる。従って、制御レジスタ３０にはライトデータがラ
ッチされ、値が書き換わる。

【００３５】さらに、プロテクト制御レジスタによる書
き込みの許可又は禁止制御の対象となっていない他の制
御レジスタや機能レジスタに対する書き込みが発生した
場合には、アドレスデコーダ２１，３１，４１，５１の
各出力信号はいずれも“Ｈ”となることはないので、Ｎ
ＯＲゲート７０の出力信号は、“Ｈ”のままで、ＷＲ８
１の状態がＡＮＤゲート６６を介して書き込み指示信号
９０に伝搬するため書き込み動作は正常に行われる。

【００３６】以上説明したように、制御レジスタに対す
る書き込み動作が発生しても、プロテクト制御エジスタ
１０により書き込み禁止状態に設定されている制御レジ
スタに対しては書き込み信号指示９０がアクティブとは
ならず書き換えられることはない。また、各制御レジス
タに対する書き込みの許可、または禁止の設定を変更を
する場合には、専用命令により、プロテクト制御レジス
タ１０の内容を書き換えれば容易に変更することができ
る。また、ここでは、誤書き込み防止制御の対象とする
制御レジスタが、４種類の場合について説明したが、制
御レジスタの数に制限されることなく実現できること
は、言うまでもない。

【００３７】次に、本発明の第２の実施例のマイクロコ
ンピュータについて説明する。

【００３８】図４は、本発明の第２の実施例を示す構成
図である。係数回路３００は、システムクロックｃｌｋ
１およびｃｌｋ２のそれぞれを入力し、リセット信号Ｒ
ＥＳが解除されるとカウントを開始し、以降システムク
ロック数を計数する回路でカウント値が最大値からオー
バーフローするタイミングでオーバーフロー信号３０１
を“Ｈ”にする。フリップ・フロップ回路３０２は、リ
セット信号ＲＥＳがアクティブ期間は“Ｈ”を出力し、
係数回路３００のオーバーフロー信号３０１が“Ｈ”に
なると“Ｌ”を出力する。フリップ・フロップ回路３０
２の出力はＡＮＤゲート６０に入力される。また、ＮＯ
Ｒゲート７０の反転出力を割り込み信号９１として割り
込み制御回路（図示してない）に出力するよう構成して
いる。

【００３９】その他の構成は、第１の実施例のマイクロ
コンピュータと同一であり、同一構成要素には同じ参照
符号を付してある。

【００４０】本実施例では、プロテクト制御レジスタ１
０に対する書き込み動作は、フリップ・フロップ回路３
０２の出力が“Ｈ”の期間のみ許可され、“Ｌ”の期
間、すなわち計数回路３００がオーバーフローした以降
は、禁止される。

【００４１】したがって、本発明によれば、プロテクト
制御レジスタへの設定は、リセット解除後、計数回路３
００がオーバーフローするまでの期間に行う必要がある
が、プロテクト制御レジスタへの誤書き込みをハードウ
ェアに完全に防止でき、専用命令が不要になる。また、
書き終み禁止状態に設定されている制御レジスタに対し
て誤書き込みが発生したことを、割り込み信号９１とし
て検出できるためプログラムの暴走等が発生したことを
把握し、事態の修復が容易にできる。

【００４２】

【発明の効果】以上説明したように、本発明は、プロテ
クト制御レジスタにより各制御レジスタに対する書き込
みの許可、または禁止を指定し、制御レジスタへの書き
込み動作が発生すると、アドレス情報と、プロテクト制
御レジスタの出力（プロテクト指定信号）に基づき、周
辺回路への書き込み指示信号９０を制御することによっ
て次のような効果がある。（１）各制御レジスタごとに書き込みを許可するか、又
は禁止するかを制御でき、専用命令を用いなくとも、制
御レジスタへの誤書き込みを完全に防止できる。

【００４３】（２）書き込みの許可、又は禁止制御の対
象とする制御レジスタの増減、変更が容易で、融通性、
拡張性が高く、アプリケーションに応じた最適設計がで
きる。

【００４４】（３）ＳＰＣＷＲのような特別な制御信号
を制御レジスタ近傍まで配線する必要がなく、書き込み
制御におけるハードウェアを大幅に削減できる。（４）書き込み禁止状態に指定されている制御レジスタ
に対して誤書き込みが発生したことを割り込み信号とし
て容易に抽出できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図である。

【図２】図１に示された制御レジスタ２０に対する書き
込み動作を示すタイミング図である。

【図３】図１に示された制御レジスタ３０に対する書き
込み動作を示すタイミング図である。

【図４】本発明の第２の実施例を示す構成図である。

【図５】従来のマイクロコンピュータの主要ブロックを
示す構成図である。

【図６】従来のマイクロコンピュータにおける制御レジ
スタの一例を示す論理回路図である。

【図７】制御レジスタ専用のデータ転送命令のフォーマ
ットを示す図である。

【図８】従来のマイクロコンピュータにおける制御レジ
スタの他の例を示す論理回路図である。

【図９】図８に示された制御レジスタへのデータ設定時
のタイミング図である。

【符号の説明】

１プロテクト制御回路１０プロテクト制御レジスタ１１，２１，３１，４１，５１，１３０アドレスデ
コーダ１２，１３，１４，１５プロテクト指定信号２０，３０，４０，５０，２００制御レジスタ１００ＣＰＵ１０１メモリ１０２，２０２クロック発生回路１０３，２０３周辺ユニットＡ１０４，２０４周辺ユニットＢ１０５，２０５周辺ユニットＣ１０６システムバス１０７水晶発振子１１０，１２０リセット入力付きラッチ１１１，１２１ラッチ１１２，１２２出力バッファ２０１分周回路３００計数回路３０１オーバーフロー信号３０２フリップ・フロップ回路６０，６１，６２，６３，６４，６５，６６，１３１，
１３２，１３３ＡＮＤゲート７０ＮＯＲゲート７１反転ゲート８０アドレスラッチ許可信号（ＡＬＥ）８１書き込み信号（ＷＲ）８２読み出し信号（ＲＤ）８３特殊書き込み信号（ＳＰＣＷＲ）９０書き込み指示信号９１割り込み信号ＲＥＳリセット信号ｃｌｋ，ｃｌｋ２システムクロック

Claims

【特許請求の範囲】

【請求項１】周辺回路に内蔵される制御レジスタ群に
対するデータの書き込み動作を許可するか、又は禁止す
るかの情報を前記制御レジスタ群毎に保持するプロテク
ト制御レジスタと、書き込み動作が発生したときに前記
制御レジスタ群の中から書き込みの対象となっている制
御レジスタを特定する判別手段と、前記判別手段により
特定された制御レジスタに対応する前記プロテクト制御
レジスタの情報に応じて書き込み信号を許可するか又は
禁止するかを制御する制御手段とを有することを特徴と
するマイクロコンピュータ。