JPH05204778A - メモリバックアップ回路 - Google Patents
メモリバックアップ回路Info
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- JPH05204778A JPH05204778A JP4014580A JP1458092A JPH05204778A JP H05204778 A JPH05204778 A JP H05204778A JP 4014580 A JP4014580 A JP 4014580A JP 1458092 A JP1458092 A JP 1458092A JP H05204778 A JPH05204778 A JP H05204778A
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Abstract
(57)【要約】
【目的】 電源が出力短絡などにより出力不可の状態に
あっても、Ｓ−ＲＡＭの内容破壊を未然に防止する。 【構成】 システムの回路電源が出力短絡や過負荷など
の外的要因により出力不可となった場合、回路電源が正
常に動作するＡＣ電圧以下となる前に回路を保護するＡ
Ｃフェイル信号１を用いたメモリバックアップ回路と、
電源ＯＮ時にシステムをリセットするパワーＯＮリセッ
ト回路１１とを備え、スタティックＲＡＭ１０のバック
アップ限界電圧以下となる前に電圧検知素子１２により
電圧低下を検知して、バッテリ電圧に切り換えるもので
ある。
あっても、Ｓ−ＲＡＭの内容破壊を未然に防止する。 【構成】 システムの回路電源が出力短絡や過負荷など
の外的要因により出力不可となった場合、回路電源が正
常に動作するＡＣ電圧以下となる前に回路を保護するＡ
Ｃフェイル信号１を用いたメモリバックアップ回路と、
電源ＯＮ時にシステムをリセットするパワーＯＮリセッ
ト回路１１とを備え、スタティックＲＡＭ１０のバック
アップ限界電圧以下となる前に電圧検知素子１２により
電圧低下を検知して、バッテリ電圧に切り換えるもので
ある。
Description
【０００１】
【産業上の利用分野】この発明は、電源ＯＮ／ＯＦＦの
際にメモリの電源を切り換えるメモリバックアップ回路
に関し、特に、電子機器のシステムに内蔵されるスタテ
ィックＲＡＭ（以下、Ｓ−ＲＡＭという）の内容を長期
保持するため、電源ＯＦＦ時にバッテリ電圧に切り換え
るメモリバックアップ回路に関するものである。
際にメモリの電源を切り換えるメモリバックアップ回路
に関し、特に、電子機器のシステムに内蔵されるスタテ
ィックＲＡＭ（以下、Ｓ−ＲＡＭという）の内容を長期
保持するため、電源ＯＦＦ時にバッテリ電圧に切り換え
るメモリバックアップ回路に関するものである。
【０００２】
【従来の技術】電子機器のシステムに内蔵されるＳ−Ｒ
ＡＭは、システムを正常に動作させるために必要で、且
つ、変更可能な情報が格納されており、電源をＯＦＦし
たとしても前の状態をバックアップしておき、再度電源
ＯＮとしたときに改めて設定することなく正常に動作す
るものである。
ＡＭは、システムを正常に動作させるために必要で、且
つ、変更可能な情報が格納されており、電源をＯＦＦし
たとしても前の状態をバックアップしておき、再度電源
ＯＮとしたときに改めて設定することなく正常に動作す
るものである。
【０００３】図３は、従来におけるメモリバックアップ
回路の説明図であり、図において、１はＡＣフェイル信
号、２はパワーダウン信号出力回路、３はＨｉｇｈアク
ティブパワーダウン信号、４はＨｉｇｈアクティブパワ
ーダウン信号３の反転信号、即ち、Ｌｏｗアクティブパ
ワーダウン信号、５は電源切換回路、６はバッテリ、７
はバッテリ６の放電バイパス回路、８はパワーダウン信
号出力回路２と電圧切換回路５の構成素子に電源を供給
するコントロール回路用電源供給ダイオード、９はメモ
リバックアップ電源５ＶＢ、１０はＳ−ＲＡＭである。
また、図４は、従来におけるメモリバックアップ回路の
電源シーケンスを示すタイミングチャートである。
回路の説明図であり、図において、１はＡＣフェイル信
号、２はパワーダウン信号出力回路、３はＨｉｇｈアク
ティブパワーダウン信号、４はＨｉｇｈアクティブパワ
ーダウン信号３の反転信号、即ち、Ｌｏｗアクティブパ
ワーダウン信号、５は電源切換回路、６はバッテリ、７
はバッテリ６の放電バイパス回路、８はパワーダウン信
号出力回路２と電圧切換回路５の構成素子に電源を供給
するコントロール回路用電源供給ダイオード、９はメモ
リバックアップ電源５ＶＢ、１０はＳ−ＲＡＭである。
また、図４は、従来におけるメモリバックアップ回路の
電源シーケンスを示すタイミングチャートである。
【０００４】次に、動作について説明する。図４に示し
たＡ点において＋５ＶがＯＮすると、数１０ｍｓ後にＡ
Ｃフェイル信号１がＨｉｇｈとなり、パワーダウン信号
出力回路２を経て、Ｂ点でＨｉｇｈアクティブパワーダ
ウン信号３がＬｏｗとなり、Ｌｏｗアクティブパワーダ
ウン信号４がＨｉｇｈとなる。これにより、電圧切換回
路５のトランジスタがＯＮとなり、バッテリ６の電圧か
ら＋５Ｖの電圧に切り換わる。
たＡ点において＋５ＶがＯＮすると、数１０ｍｓ後にＡ
Ｃフェイル信号１がＨｉｇｈとなり、パワーダウン信号
出力回路２を経て、Ｂ点でＨｉｇｈアクティブパワーダ
ウン信号３がＬｏｗとなり、Ｌｏｗアクティブパワーダ
ウン信号４がＨｉｇｈとなる。これにより、電圧切換回
路５のトランジスタがＯＮとなり、バッテリ６の電圧か
ら＋５Ｖの電圧に切り換わる。
【０００５】また、パワーＯＦＦ時は、まずＣ点でＡＣ
フェイル信号１がＬｏｗとなり、Ｄ点でＨｉｇｈアクテ
ィブパワーダウン信号３がＨｉｇｈとなり、Ｌｏｗアク
ティブパワーダウン信号４がＬｏｗとなる。これによ
り、電圧切換回路５のトランジスタがＯＦＦとなり、メ
モリバックアップ電源５ＶＢ９の電圧レベルが＋５Ｖか
らバッテリ６の電圧に切り換わる。ここで、ＡＣフェイ
ル信号１は回路電源＋５Ｖが正常に出力されるＡＣ電圧
レベル以下となった場合、事前に回路電源動作を保護す
るための状態信号である。
フェイル信号１がＬｏｗとなり、Ｄ点でＨｉｇｈアクテ
ィブパワーダウン信号３がＨｉｇｈとなり、Ｌｏｗアク
ティブパワーダウン信号４がＬｏｗとなる。これによ
り、電圧切換回路５のトランジスタがＯＦＦとなり、メ
モリバックアップ電源５ＶＢ９の電圧レベルが＋５Ｖか
らバッテリ６の電圧に切り換わる。ここで、ＡＣフェイ
ル信号１は回路電源＋５Ｖが正常に出力されるＡＣ電圧
レベル以下となった場合、事前に回路電源動作を保護す
るための状態信号である。
【０００６】その他、この発明に関連する参考技術文献
として、特開昭６１−３５１２７号公報に開示されてい
る「バックアップ用電源装置」、特開昭６０−１４１１
３６号公報に開示されている「電源切換回路」、特開平
２−１６５２１７号公報に開示されている「プロセッサ
システム」がある。
として、特開昭６１−３５１２７号公報に開示されてい
る「バックアップ用電源装置」、特開昭６０−１４１１
３６号公報に開示されている「電源切換回路」、特開平
２−１６５２１７号公報に開示されている「プロセッサ
システム」がある。
【０００７】
【発明が解決しようとする課題】従来におけるメモリバ
ックアップ回路は以上のように構成されているので、＋
５Ｖが出力短絡などにより出力不可となった場合、電源
切換回路のトランジスタがＯＮの状態で＋５Ｖがレベル
ダウンすることがあるため、図４に示したＦ点の如くメ
モリバックアップ電源５ＶＢが＋５Ｖレベルからバッテ
リレベルに切り換わる際、一瞬電圧レベルがメモリのバ
ックアップ電圧以下に下がり、Ｓ−ＲＡＭの内容が破壊
される恐れがある。
ックアップ回路は以上のように構成されているので、＋
５Ｖが出力短絡などにより出力不可となった場合、電源
切換回路のトランジスタがＯＮの状態で＋５Ｖがレベル
ダウンすることがあるため、図４に示したＦ点の如くメ
モリバックアップ電源５ＶＢが＋５Ｖレベルからバッテ
リレベルに切り換わる際、一瞬電圧レベルがメモリのバ
ックアップ電圧以下に下がり、Ｓ−ＲＡＭの内容が破壊
される恐れがある。
【０００８】この発明は、上記のような問題点を解決す
るためになされたもので、電源が出力短絡などにより出
力不可となってもＳ−ＲＡＭの内容が破壊されないよう
なメモリバックアップ回路を得ることを目的とする。
るためになされたもので、電源が出力短絡などにより出
力不可となってもＳ−ＲＡＭの内容が破壊されないよう
なメモリバックアップ回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るメモリバ
ックアップ回路は、電子機器のシステムに内蔵されるＳ
−ＲＡＭの内容を長期保持するため、電源ＯＦＦ時にバ
ッテリ電圧に切り換えるメモリバックアップ回路におい
て、システムの回路電源が出力短絡や過負荷などの外的
要因により出力不可となった場合、回路電源が正常に動
作するＡＣ電圧以下となる前に回路を保護するＡＣフェ
イル信号を用いたメモリバックアップ手段と、電源ＯＮ
時にシステムをリセットするパワーＯＮリセット手段と
を備え、Ｓ−ＲＡＭのバックアップ限界電圧以下となる
前に電圧低下を検知して、バッテリ電圧に切り換えるも
のである。
ックアップ回路は、電子機器のシステムに内蔵されるＳ
−ＲＡＭの内容を長期保持するため、電源ＯＦＦ時にバ
ッテリ電圧に切り換えるメモリバックアップ回路におい
て、システムの回路電源が出力短絡や過負荷などの外的
要因により出力不可となった場合、回路電源が正常に動
作するＡＣ電圧以下となる前に回路を保護するＡＣフェ
イル信号を用いたメモリバックアップ手段と、電源ＯＮ
時にシステムをリセットするパワーＯＮリセット手段と
を備え、Ｓ−ＲＡＭのバックアップ限界電圧以下となる
前に電圧低下を検知して、バッテリ電圧に切り換えるも
のである。
【００１０】
【作用】この発明におけるメモリバックアップ回路で
は、電源ＯＦＦ時に＋５Ｖが＋４．５Ｖのレベルを通過
した瞬間に出力されるＬｏｗパルスと、ＡＣフェイル信
号をＮＡＮＤしたパワーダウン信号とにより、電源切換
回路のトランジスタをＯＦＦすることにより、＋５Ｖが
Ｓ−ＲＡＭのバックアップ電圧２Ｖ以下になる前にバッ
テリの電圧に切り換える。
は、電源ＯＦＦ時に＋５Ｖが＋４．５Ｖのレベルを通過
した瞬間に出力されるＬｏｗパルスと、ＡＣフェイル信
号をＮＡＮＤしたパワーダウン信号とにより、電源切換
回路のトランジスタをＯＦＦすることにより、＋５Ｖが
Ｓ−ＲＡＭのバックアップ電圧２Ｖ以下になる前にバッ
テリの電圧に切り換える。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図３に示したメモリバックアップ回路の構成に加
え、図１において、１１はパワーＯＮリセット回路、１
２は電圧検知素子、１３は電圧検知素子１２から出力さ
れる電圧検知リセット信号、１４は電圧遅延用コンデン
サである。また、図２は、図１に示したメモリバックア
ップ回路の電源シーケンスを示すタイミングチャートで
ある。
する。図３に示したメモリバックアップ回路の構成に加
え、図１において、１１はパワーＯＮリセット回路、１
２は電圧検知素子、１３は電圧検知素子１２から出力さ
れる電圧検知リセット信号、１４は電圧遅延用コンデン
サである。また、図２は、図１に示したメモリバックア
ップ回路の電源シーケンスを示すタイミングチャートで
ある。
【００１２】次に動作について説明する。図２に示した
Ｇ点において＋５ＶがＯＮすると、数１０ｍｓ後にＡＣ
フェイル信号１がＨｉｇｈとなる。このとき、パワーＯ
Ｎリセット回路１１の電圧検知素子１２が、＋４．５Ｖ
の電圧レベルを検知して、数１００ｍｓの電圧検知リセ
ット信号１３を出力する。この電圧検知リセット信号１
３は、パワーダウン信号出力回路２でＡＣフェイル信号
１とＮＡＮＤされているため、Ｈ点で電圧検知リセット
信号１３がＨｉｇｈとなるまで、Ｈｉｇｈアクティブパ
ワーダウン信号３はＨｉｇｈ、Ｌｏｗアクティブパワー
ダウン信号４はＬｏｗとなる。
Ｇ点において＋５ＶがＯＮすると、数１０ｍｓ後にＡＣ
フェイル信号１がＨｉｇｈとなる。このとき、パワーＯ
Ｎリセット回路１１の電圧検知素子１２が、＋４．５Ｖ
の電圧レベルを検知して、数１００ｍｓの電圧検知リセ
ット信号１３を出力する。この電圧検知リセット信号１
３は、パワーダウン信号出力回路２でＡＣフェイル信号
１とＮＡＮＤされているため、Ｈ点で電圧検知リセット
信号１３がＨｉｇｈとなるまで、Ｈｉｇｈアクティブパ
ワーダウン信号３はＨｉｇｈ、Ｌｏｗアクティブパワー
ダウン信号４はＬｏｗとなる。
【００１３】また、パワーＯＦＦ時においては、まずＩ
点でＡＣフェイル信号１がＬｏｗとなり、Ｊ点でＨｉｇ
ｈアクティブパワーダウン信号３がＨｉｇｈとなり、Ｌ
ｏｗアクティブパワーダウン信号４がＬｏｗとなる。こ
れにより、電圧切換回路５のトランジスタがＯＦＦとな
り、メモリバックアップ電源５ＶＢ９の電圧レベルが＋
５Ｖからバッテリ６の電圧に切り換わる。
点でＡＣフェイル信号１がＬｏｗとなり、Ｊ点でＨｉｇ
ｈアクティブパワーダウン信号３がＨｉｇｈとなり、Ｌ
ｏｗアクティブパワーダウン信号４がＬｏｗとなる。こ
れにより、電圧切換回路５のトランジスタがＯＦＦとな
り、メモリバックアップ電源５ＶＢ９の電圧レベルが＋
５Ｖからバッテリ６の電圧に切り換わる。
【００１４】＋５Ｖが出力短絡などにより、出力不可と
なった場合は、パワーＯＮリセット回路１１の電圧検知
素子１２がＬ点において＋５Ｖが＋４．５Ｖになったと
き検知して、電圧検知リセット信号１３をＬｏｗパルス
で出力する。この電圧検知リセット信号１３が、パワー
ダウン信号出力回路２でＡＣフェイル信号１とＮＡＮＤ
されているので、＋４．５Ｖになったときに電圧切換回
路５のトランジスタがＯＦＦとなる。
なった場合は、パワーＯＮリセット回路１１の電圧検知
素子１２がＬ点において＋５Ｖが＋４．５Ｖになったと
き検知して、電圧検知リセット信号１３をＬｏｗパルス
で出力する。この電圧検知リセット信号１３が、パワー
ダウン信号出力回路２でＡＣフェイル信号１とＮＡＮＤ
されているので、＋４．５Ｖになったときに電圧切換回
路５のトランジスタがＯＦＦとなる。
【００１５】従って、＋５Ｖがメモリバックアップ電圧
として有効な電圧レベルの状態でバッテリ６の電圧レベ
ルに切り換わることができる。なお、パワーＯＮリセッ
ト回路１１に関して、従来においては電源投入時のシス
テムリセットのみを行っていたものである。
として有効な電圧レベルの状態でバッテリ６の電圧レベ
ルに切り換わることができる。なお、パワーＯＮリセッ
ト回路１１に関して、従来においては電源投入時のシス
テムリセットのみを行っていたものである。
【００１６】また、図１に示した上記実施例において
は、検知電圧を＋４．５Ｖに設定するために電圧検知素
子１２を使用したが、検知電圧を変化させる場合は、例
えば、電圧監視可変型の電圧検知素子を使用して、外付
抵抗の乗数の比により検知電圧を任意に設定することも
できる。
は、検知電圧を＋４．５Ｖに設定するために電圧検知素
子１２を使用したが、検知電圧を変化させる場合は、例
えば、電圧監視可変型の電圧検知素子を使用して、外付
抵抗の乗数の比により検知電圧を任意に設定することも
できる。
【００１７】また、図１に示したメモリバックアップ電
源５ＶＢ９に電圧遅延用コンデンサ１４をカップリング
することにより、電圧切換回路５のトランジスタがＯＮ
の状態で＋５Ｖがレベルダウンした場合にあってもＳ−
ＲＡＭ１０に対するメモリバックアップ電源５ＶＢ９の
立ち下りを遅延させ、バッテリ６の電圧に切り換わるま
でにバックアップ電圧以下に下がることを抑えるができ
る。
源５ＶＢ９に電圧遅延用コンデンサ１４をカップリング
することにより、電圧切換回路５のトランジスタがＯＮ
の状態で＋５Ｖがレベルダウンした場合にあってもＳ−
ＲＡＭ１０に対するメモリバックアップ電源５ＶＢ９の
立ち下りを遅延させ、バッテリ６の電圧に切り換わるま
でにバックアップ電圧以下に下がることを抑えるができ
る。
【００１８】
【発明の効果】以上のように、この発明よれば電子機器
のシステムに内蔵されるパワーＯＮリセット回路との組
み合わせにより、回路電源＋５Ｖが出力短絡などにより
出力不可となった場合でも、Ｓ−ＲＡＭのバックアップ
限界電圧以下となる前にバッテリ電圧に切り換えること
ができ、Ｓ−ＲＡＭの内容が破壊されるのを未然に防止
することができる。
のシステムに内蔵されるパワーＯＮリセット回路との組
み合わせにより、回路電源＋５Ｖが出力短絡などにより
出力不可となった場合でも、Ｓ−ＲＡＭのバックアップ
限界電圧以下となる前にバッテリ電圧に切り換えること
ができ、Ｓ−ＲＡＭの内容が破壊されるのを未然に防止
することができる。
【図１】この発明に係るメモリバックアップ回路の構成
を示す説明図である。
を示す説明図である。
【図２】図１に示したメモリバックアップ回路の電源シ
ーケンスを示すタイミングチャートである。
ーケンスを示すタイミングチャートである。
【図３】従来におけるメモリバックアップ回路の構成を
示す説明図である。
示す説明図である。
【図４】図３に示したメモリバックアップ回路の電源シ
ーケンスを示すタイミングチャートである。
ーケンスを示すタイミングチャートである。
１ ＡＣフェイル信号 ２ パワーダウン信号出力回路 ３ Ｈｉｇｈアクティブパワーダウン信号 ４ Ｌｏｗアクティブパワーダウン信号 ５ 電圧切換回路 ６ バッテリ ９ メモリバックアップ電源５ＶＢ １０ Ｓ−ＲＡＭ １１ パワーＯＮリセット回路 １２ 電圧検知素子 １３ 電圧検知リセット信号 １４ 電圧遅延用コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｈ 3/24 Ａ 9061−5Ｇ Ｈ０２Ｊ 9/06 Ｄ 8021−5Ｇ
Claims (4)
- 【請求項１】 電子機器のシステムに内蔵されるスタテ
ィックＲＡＭの内容を長期保持するため、電源ＯＦＦ時
にバッテリ電圧に切り換えるメモリバックアップ回路に
おいて、システムの回路電源が出力不可となった場合、
前記回路電源が正常に動作するＡＣ電圧以下となる前に
回路を保護するＡＣフェイル信号を用いたメモリバック
アップ手段と、電源ＯＮ時にシステムをリセットするパ
ワーＯＮリセット手段とを備え、前記スタティックＲＡ
Ｍのバックアップ限界電圧以下となる前に電圧低下を検
知して、バッテリ電圧に切り換えることを特徴とするメ
モリバックアップ回路。 - 【請求項２】 前記パワーＯＮリセット手段は、予め決
められた電圧レベルを検知する電圧検知手段を有するこ
とを特徴とする請求項１記載のメモリバックアップ回
路。 - 【請求項３】 前記電圧検知手段は、電圧監視可変型で
あり、外付抵抗の乗数の比により検知電圧を任意に設定
できることを特徴とする請求項２記載のメモリバックア
ップ回路。 - 【請求項４】 前記メモリバックアップ手段のメモリバ
ックアップ電源に対し電圧遅延手段を接続したことを特
徴とする請求項１記載のメモリバックアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014580A JP2892208B2 (ja) | 1992-01-30 | 1992-01-30 | メモリバックアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014580A JP2892208B2 (ja) | 1992-01-30 | 1992-01-30 | メモリバックアップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204778A true JPH05204778A (ja) | 1993-08-13 |
| JP2892208B2 JP2892208B2 (ja) | 1999-05-17 |
Family
ID=11865106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014580A Expired - Fee Related JP2892208B2 (ja) | 1992-01-30 | 1992-01-30 | メモリバックアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892208B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476875B1 (ko) * | 1997-10-08 | 2005-07-12 | 삼성전자주식회사 | 파워온리셋회로 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58174728U (ja) * | 1982-05-14 | 1983-11-22 | 自動車機器技術研究組合 | 揮発性メモリの内容保護装置 |
| JPS60216731A (ja) * | 1984-04-09 | 1985-10-30 | 長野日本無線株式会社 | 無停電電源装置 |
| JPS61258627A (ja) * | 1985-05-07 | 1986-11-17 | 富士通株式会社 | 電源制御回路 |
| JPH01120745U (ja) * | 1988-02-03 | 1989-08-16 |
-
1992
- 1992-01-30 JP JP4014580A patent/JP2892208B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58174728U (ja) * | 1982-05-14 | 1983-11-22 | 自動車機器技術研究組合 | 揮発性メモリの内容保護装置 |
| JPS60216731A (ja) * | 1984-04-09 | 1985-10-30 | 長野日本無線株式会社 | 無停電電源装置 |
| JPS61258627A (ja) * | 1985-05-07 | 1986-11-17 | 富士通株式会社 | 電源制御回路 |
| JPH01120745U (ja) * | 1988-02-03 | 1989-08-16 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476875B1 (ko) * | 1997-10-08 | 2005-07-12 | 삼성전자주식회사 | 파워온리셋회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2892208B2 (ja) | 1999-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |