JPH05204822A - データバスの多重化方式 - Google Patents
データバスの多重化方式Info
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- JPH05204822A JPH05204822A JP1075392A JP1075392A JPH05204822A JP H05204822 A JPH05204822 A JP H05204822A JP 1075392 A JP1075392 A JP 1075392A JP 1075392 A JP1075392 A JP 1075392A JP H05204822 A JPH05204822 A JP H05204822A
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- Japan
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- bus
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- data bus
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Abstract
(57)【要約】
【構成】プロセッサ１は命令のアドレスとデータ用にそ
れぞれバス３１、バス３２を持つ。この他にデータ専用
のバスとして５１、５２および６１、６２を持つ。５１
と６１はデータをリードまたはライトする際にデータの
アドレスを送出するためのバスであり、５２と６２はデ
ータそのものの送受に用いるものである。命令バスより
データをリードした演算ユニット１１が、転送に関連す
るアドレスや転送量を転送制御ユニット４に与える。こ
れにより転送制御ユニット４はデータ関連のバス５１、
５２、６１、６２をリード用とライト用に使い分け、リ
ードサイクルとライトサイクルの並立を可能にする。 【効果】データ転送を高速化でき、時間が短縮され、効
率的なデータ転送を図る。
れぞれバス３１、バス３２を持つ。この他にデータ専用
のバスとして５１、５２および６１、６２を持つ。５１
と６１はデータをリードまたはライトする際にデータの
アドレスを送出するためのバスであり、５２と６２はデ
ータそのものの送受に用いるものである。命令バスより
データをリードした演算ユニット１１が、転送に関連す
るアドレスや転送量を転送制御ユニット４に与える。こ
れにより転送制御ユニット４はデータ関連のバス５１、
５２、６１、６２をリード用とライト用に使い分け、リ
ードサイクルとライトサイクルの並立を可能にする。 【効果】データ転送を高速化でき、時間が短縮され、効
率的なデータ転送を図る。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサによるメモリ
データ転送方式および伝送装置に係り、制御装置間、ま
たは制御装置内のメモリ間のデータ転送を高速に、か
つ、スムースに行うことを図るデータバス方式に関す
る。
データ転送方式および伝送装置に係り、制御装置間、ま
たは制御装置内のメモリ間のデータ転送を高速に、か
つ、スムースに行うことを図るデータバス方式に関す
る。
【０００２】
【従来の技術】従来、プロセッサにはアドレスバスとデ
ータバスがあるか、または日経エレクトロニクス１９８
９年９月４日号記載のＡｍ２９０００（ＡＭＤ社）のよ
うにアドレスバス、デ−タバス、命令バスを備えてい
た。前者の場合、まずアドレスバス上に命令アドレスを
送出し、データバスを用いて命令データをリードする。
（命令フェッチサイクル）この命令の内容で例えばリー
ド命令のあとにライト命令が続いた場合、プロセッサは
リード命令を実行し（リードサイクル）、これが終了し
たのちライト命令を実行する（ライトサイクル）。
ータバスがあるか、または日経エレクトロニクス１９８
９年９月４日号記載のＡｍ２９０００（ＡＭＤ社）のよ
うにアドレスバス、デ−タバス、命令バスを備えてい
た。前者の場合、まずアドレスバス上に命令アドレスを
送出し、データバスを用いて命令データをリードする。
（命令フェッチサイクル）この命令の内容で例えばリー
ド命令のあとにライト命令が続いた場合、プロセッサは
リード命令を実行し（リードサイクル）、これが終了し
たのちライト命令を実行する（ライトサイクル）。
【０００３】後者の場合、Ｖ−ＲＡＭを利用した構成に
おいて、シリアルポートを命令用、ランダムポートをデ
ータ用とする。命令データは一度アドレスを与えてその
後バーストでシリアルポートから順にフェッチし、デー
タはランダムポートを用いてアクセスする。この場合、
前者と違って命令デ−タのフェッチとデータのアクセス
には別々のバスを用いるため互いが衝突することがない
のが利点である。
おいて、シリアルポートを命令用、ランダムポートをデ
ータ用とする。命令データは一度アドレスを与えてその
後バーストでシリアルポートから順にフェッチし、デー
タはランダムポートを用いてアクセスする。この場合、
前者と違って命令デ−タのフェッチとデータのアクセス
には別々のバスを用いるため互いが衝突することがない
のが利点である。
【０００４】命令データアクセス（命令フェッチサイク
ル）はリードのみであるが、データアクセスはいずれに
おいてもリードサイクルとライトサイクルが存在し、こ
れは１本のデータバスを双方向、すなわちリードおよび
ライトに用いることにより行っていた。
ル）はリードのみであるが、データアクセスはいずれに
おいてもリードサイクルとライトサイクルが存在し、こ
れは１本のデータバスを双方向、すなわちリードおよび
ライトに用いることにより行っていた。
【０００５】
【発明が解決しようとする課題】従来の方法ではデータ
バスが１本であるため、これを用いる命令フェッチサイ
クル、データリードサイクル、データライトサイクルが
シリアルに実行した。また、命令データ専用のバスを持
ち、プロセッサが現在実行中の命令の次の命令をフェッ
チすることが可能な場合でも、データバスは１本である
ため、プロセッサがメモリデータの転送を行う場合にお
いて現行のメモリデータリードサイクルが終了したのち
に、このリードしたデータのライトサイクルを実行して
いた。すなわち１本のデ−タバスを双方向に使用するた
めに、データの転送方向は一時においては一方向のみ可
能となる。このためプロセッサがデータ転送を行う場
合、データをソースからリードしたのちそのデ−タをデ
ストにライトするということを繰り返すことによって行
っていた。リードサイクルとライトサイクルが一本のバ
ス上に存在することはデータの連続転送においては効率
が悪く時間がかかるという問題があった。
バスが１本であるため、これを用いる命令フェッチサイ
クル、データリードサイクル、データライトサイクルが
シリアルに実行した。また、命令データ専用のバスを持
ち、プロセッサが現在実行中の命令の次の命令をフェッ
チすることが可能な場合でも、データバスは１本である
ため、プロセッサがメモリデータの転送を行う場合にお
いて現行のメモリデータリードサイクルが終了したのち
に、このリードしたデータのライトサイクルを実行して
いた。すなわち１本のデ−タバスを双方向に使用するた
めに、データの転送方向は一時においては一方向のみ可
能となる。このためプロセッサがデータ転送を行う場
合、データをソースからリードしたのちそのデ−タをデ
ストにライトするということを繰り返すことによって行
っていた。リードサイクルとライトサイクルが一本のバ
ス上に存在することはデータの連続転送においては効率
が悪く時間がかかるという問題があった。
【０００６】
【課題を解決するための手段】命令専用として命令アド
レスバスと命令データバスを設け、これにより命令をフ
ェッチする。一方プロセッサによるデータ転送を高速に
行うためにデータ専用としてアドレスバスとデータバス
の対を２組設ける。さらにプロセッサとこれらのバスと
の間に、２対のバスを互いに独立に用いるための転送制
御ユニットを設ける。プロセッサは命令によって得られ
た情報をもとに転送制御ユニットに対してリード／ライ
ト信号を発行しデータ転送を行う。こうしてそれぞれの
バスの対を互いに独立に用い、データ転送におけるリー
ドサイクルとライトサイクルを同時に実行する。
レスバスと命令データバスを設け、これにより命令をフ
ェッチする。一方プロセッサによるデータ転送を高速に
行うためにデータ専用としてアドレスバスとデータバス
の対を２組設ける。さらにプロセッサとこれらのバスと
の間に、２対のバスを互いに独立に用いるための転送制
御ユニットを設ける。プロセッサは命令によって得られ
た情報をもとに転送制御ユニットに対してリード／ライ
ト信号を発行しデータ転送を行う。こうしてそれぞれの
バスの対を互いに独立に用い、データ転送におけるリー
ドサイクルとライトサイクルを同時に実行する。
【０００７】
【作用】データバスとしてリード用とライト用を独立に
設けることにより、リードサイクルとライトサイクルが
排他的なものではなくなる。このため２つのサイクルは
時間的に並行可能なものとなり、データの転送を２つの
バスの連携でスムースに行うことが可能になる。
設けることにより、リードサイクルとライトサイクルが
排他的なものではなくなる。このため２つのサイクルは
時間的に並行可能なものとなり、データの転送を２つの
バスの連携でスムースに行うことが可能になる。
【０００８】
【実施例】以下、本発明の実施例を図１を用いて説明す
る。図１において１はアドレスバス、データバス、イン
ストラクションバスを持つプロセッサ、１１は命令キャ
ッシュを持つ演算ユニット、４は転送制御ユニット、４
１はデータリードブロック、４１１はＲレジスタ、４２
はデータライトブロック、４２１はＷレジスタ、２は命
令用メモリ、３１は命令用アドレスバス、３２は命令デ
ータバス、７は１次メモリ、５１はデータリード用アド
レスバス、５２はデータリードバス、８は２次メモリ、
６１はデータライト用アドレスバス、６２はデータライ
トバスである。
る。図１において１はアドレスバス、データバス、イン
ストラクションバスを持つプロセッサ、１１は命令キャ
ッシュを持つ演算ユニット、４は転送制御ユニット、４
１はデータリードブロック、４１１はＲレジスタ、４２
はデータライトブロック、４２１はＷレジスタ、２は命
令用メモリ、３１は命令用アドレスバス、３２は命令デ
ータバス、７は１次メモリ、５１はデータリード用アド
レスバス、５２はデータリードバス、８は２次メモリ、
６１はデータライト用アドレスバス、６２はデータライ
トバスである。
【０００９】プロセッサ１は命令用メモリ２に対してリ
ード信号を発行するとともに、命令用アドレスバス３１
上にアドレスを送出し、命令用データバス３２より命令
用メモリ２の命令をリードする。この命令フェッチサイ
クルは逐次起こるが、命令専用のバスを用いてリードす
るものであり、データ関連のバスはその動作を妨げられ
ない。命令データはプロセッサ１が内蔵する演算ユニッ
ト１１の命令キャッシュに読み込まれる。そのため命令
フェッチサイクルの長さはこの命令キャッシュの容量に
よるものである。
ード信号を発行するとともに、命令用アドレスバス３１
上にアドレスを送出し、命令用データバス３２より命令
用メモリ２の命令をリードする。この命令フェッチサイ
クルは逐次起こるが、命令専用のバスを用いてリードす
るものであり、データ関連のバスはその動作を妨げられ
ない。命令データはプロセッサ１が内蔵する演算ユニッ
ト１１の命令キャッシュに読み込まれる。そのため命令
フェッチサイクルの長さはこの命令キャッシュの容量に
よるものである。
【００１０】この命令により１次メモリ７から２次メモ
リ８へ任意量のデータ転送が要求されたとする。この場
合プロセッサ１は転送元の先頭アドレス、転送先の先頭
アドレス、および転送量を命令より得ている。そこで転
送制御ユニット４のリードブロック４１に転送元アドレ
スと転送量をパスする。リードブロック４１は１次メモ
リ７に対してリード信号を発行するとともに、データリ
ード用アドレスバス５１を介してアドレスを送出し、デ
ータリード用データバス５２を用いて１次メモリ７のデ
ータをＲレジスタ４１１にリードする。データをリード
するとデータライトブロック４２のＷレジスタ４２１に
転送し、転送元アドレスをインクリメント、転送量をデ
クリメントする。
リ８へ任意量のデータ転送が要求されたとする。この場
合プロセッサ１は転送元の先頭アドレス、転送先の先頭
アドレス、および転送量を命令より得ている。そこで転
送制御ユニット４のリードブロック４１に転送元アドレ
スと転送量をパスする。リードブロック４１は１次メモ
リ７に対してリード信号を発行するとともに、データリ
ード用アドレスバス５１を介してアドレスを送出し、デ
ータリード用データバス５２を用いて１次メモリ７のデ
ータをＲレジスタ４１１にリードする。データをリード
するとデータライトブロック４２のＷレジスタ４２１に
転送し、転送元アドレスをインクリメント、転送量をデ
クリメントする。
【００１１】一方ライトブロック４２に対してプロセッ
サ１は転送先アドレスをパスする。これによりデータラ
イトブロック４２は２次メモリ８に対してライト信号を
発行するとともにソースアドレスをデータライト用アド
レスバス６１に、Ｗレジスタ４２１のデータをデータラ
イト用データバス６２に送出する。ライト動作が終了す
るとライトブロック４２は転送先のアドレスをインクリ
メントする。このライトブロック４２の動作はＷレジス
タ４２１にデータが入った時点でおこなわれるものであ
る。
サ１は転送先アドレスをパスする。これによりデータラ
イトブロック４２は２次メモリ８に対してライト信号を
発行するとともにソースアドレスをデータライト用アド
レスバス６１に、Ｗレジスタ４２１のデータをデータラ
イト用データバス６２に送出する。ライト動作が終了す
るとライトブロック４２は転送先のアドレスをインクリ
メントする。このライトブロック４２の動作はＷレジス
タ４２１にデータが入った時点でおこなわれるものであ
る。
【００１２】以上の動作は１．データリードブロック４
１によるデータリード、２．データリードブロック４１
とデータライトブロック４２間のデータパス、３．デー
タライトブロック４２によるデータライトの３つに分け
られる。時間的にはまず１．が行われた直後に２．が行
われ、３．が行われるときに次の１．が行われる。この
ため１．の２回目以降については１．と２．を同時に行
うことが可能である。この様子を図２に示す。すなわち
プロセッサ１は１次メモリ７からのデ−タリードと２次
メモリ８へのデータライトを別々のバスを用いて並行し
て行うためリードサイクルとライトサイクルの両方が、
お互いを妨げること無く実行され、データ転送の効率が
向上する。
１によるデータリード、２．データリードブロック４１
とデータライトブロック４２間のデータパス、３．デー
タライトブロック４２によるデータライトの３つに分け
られる。時間的にはまず１．が行われた直後に２．が行
われ、３．が行われるときに次の１．が行われる。この
ため１．の２回目以降については１．と２．を同時に行
うことが可能である。この様子を図２に示す。すなわち
プロセッサ１は１次メモリ７からのデ−タリードと２次
メモリ８へのデータライトを別々のバスを用いて並行し
て行うためリードサイクルとライトサイクルの両方が、
お互いを妨げること無く実行され、データ転送の効率が
向上する。
【００１３】次に前例におけるデータリードバス、デー
タライトバスが双方向性のバスである場合について図３
を用いて説明する。５１１はアドレスバス、５２１はデ
ータバス、６１１はアドレスバス、６２１はデータバス
であり、４３は５１１から６２１までのバスと転送制御
ユニット４とを接続し、データ経路を生成するセレクト
スイッチである。図４はセレクトスイッチ４３の作りを
示すものである。前例ではデータ転送が１次メモリ７か
ら２次メモリ８への方向で行われるということが前提と
なるが、本実施例はその前提が無い場合、もしくはデー
タ転送の方向に関して柔軟性を持たせる場合に適用す
る。プロセッサ１の演算ユニット１１はフェッチした命
令の内容によりデータ転送の方向を知ると、リード／ラ
イト信号を用いることにより転送制御ユニット４に対し
てそれを通知する。これに基づきリードブロック４１は
セレクトスイッチ４３にセレクト信号４１２を発行す
る。これにより入力ドライバ４３２、出力ドライバ４３
３のうち有効なものがイネーブルされデータ経路の確立
を行う。リードについては２つの入力ドライバ４３２と
ＯＲ回路４３１でセレクタの働きをする。データの経路
が確立されると演算ユニット１１は前例と同じくリード
ブロック４１に転送元アドレスと転送量をパスする。デ
ータをリードしたリードブロック４１はデータをＷレジ
スタ４２１にパスして、アドレスのインクリメントおよ
び転送量のデクリメントを行う。ライトブロック４２は
Ｗレジスタ４２１にデータを得たことによりライトアク
セスを開始する。
タライトバスが双方向性のバスである場合について図３
を用いて説明する。５１１はアドレスバス、５２１はデ
ータバス、６１１はアドレスバス、６２１はデータバス
であり、４３は５１１から６２１までのバスと転送制御
ユニット４とを接続し、データ経路を生成するセレクト
スイッチである。図４はセレクトスイッチ４３の作りを
示すものである。前例ではデータ転送が１次メモリ７か
ら２次メモリ８への方向で行われるということが前提と
なるが、本実施例はその前提が無い場合、もしくはデー
タ転送の方向に関して柔軟性を持たせる場合に適用す
る。プロセッサ１の演算ユニット１１はフェッチした命
令の内容によりデータ転送の方向を知ると、リード／ラ
イト信号を用いることにより転送制御ユニット４に対し
てそれを通知する。これに基づきリードブロック４１は
セレクトスイッチ４３にセレクト信号４１２を発行す
る。これにより入力ドライバ４３２、出力ドライバ４３
３のうち有効なものがイネーブルされデータ経路の確立
を行う。リードについては２つの入力ドライバ４３２と
ＯＲ回路４３１でセレクタの働きをする。データの経路
が確立されると演算ユニット１１は前例と同じくリード
ブロック４１に転送元アドレスと転送量をパスする。デ
ータをリードしたリードブロック４１はデータをＷレジ
スタ４２１にパスして、アドレスのインクリメントおよ
び転送量のデクリメントを行う。ライトブロック４２は
Ｗレジスタ４２１にデータを得たことによりライトアク
セスを開始する。
【００１４】次に図５により４バス構成の例について説
明する。プロセッサ１は前例における命令関連のバスを
持たない構成となっている。この場合プロセッサ１はま
ず命令フェッチサイクルに入る。すなわちリード信号を
発行するとともにアドレスバス５１上に命令のアドレス
を送出し、データバス５２より命令用メモリ２内の命令
をリードする。そしてリードしたデータを演算ユニット
１１内のキャッシュにストアする。次にこのキャッシュ
の命令に従い動作をするが、一次メモリ７から２次メモ
リ８へのデータ転送の要求が起こった場合については前
例と同様である。なお、命令フェッチサイクルにおいて
プロセッサ１が一度にリードする命令の単位はキャッシ
ュ１１の容量によるものである。また、本実施例につい
ても２番目の実施例同様、データバス５１および６１を
双方向性とすることも考えられる。
明する。プロセッサ１は前例における命令関連のバスを
持たない構成となっている。この場合プロセッサ１はま
ず命令フェッチサイクルに入る。すなわちリード信号を
発行するとともにアドレスバス５１上に命令のアドレス
を送出し、データバス５２より命令用メモリ２内の命令
をリードする。そしてリードしたデータを演算ユニット
１１内のキャッシュにストアする。次にこのキャッシュ
の命令に従い動作をするが、一次メモリ７から２次メモ
リ８へのデータ転送の要求が起こった場合については前
例と同様である。なお、命令フェッチサイクルにおいて
プロセッサ１が一度にリードする命令の単位はキャッシ
ュ１１の容量によるものである。また、本実施例につい
ても２番目の実施例同様、データバス５１および６１を
双方向性とすることも考えられる。
【００１５】
【発明の効果】以上のように、本発明によれば従来は排
他的に実行していたプロセッサのリードサイクルとライ
トサイクルの並行が実現し、プロセッサによるメモリ転
送の高速化、時間短縮を図ることができる。
他的に実行していたプロセッサのリードサイクルとライ
トサイクルの並行が実現し、プロセッサによるメモリ転
送の高速化、時間短縮を図ることができる。
【図１】本発明を用いた単方向性６バス構成のシステム
を示す図である。
を示す図である。
【図２】単方向性６バス構成のシステムにおける時間的
遷移を示す図である。
遷移を示す図である。
【図３】本発明を用いた双方向性６バス構成のシステム
を示す図である。
を示す図である。
【図４】本発明を用いた双方向性データのシステムにお
けるセレクトスイッチの構造図である。
けるセレクトスイッチの構造図である。
【図５】本発明を用いた４バス構成のシステムを示す図
である。
である。
１…プロセッサ、 １１…演算ユニット、 ２…命令用メモリ、 ３１…命令用アドレスバス、 ３２…命令用データバス、 ４…転送制御ユニット ４１…データリードブロック、 ４１１…Ｒレジスタ、 ４１２…セレクト信号、 ４２…データライトブロック、 ４２１…Ｗレジスタ ４３…セレクトスイッチ、 ４３１…入力データ用ＯＲ回路、 ４３２…入力ドライバ、 ４３３…出力ドライバ、 ５１…データリード用アドレスバス、 ５１１…アドレスバス、 ５２…データリードバス、 ５２１…データバス、 ６１…データライト用アドレスバス、 ６１１…アドレスバス、 ６２…データライトバス、 ６２１…データバス ７…１次メモリ、 ８・・・２次メモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 謙 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 藤上 義弘 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 小倉 敏彦 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 池田 尚哉 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内
Claims (8)
- 【請求項１】アドレスバス、データバス、インストラク
ションバスを持つプロセッサとメモリを有するデータ転
送システムにおいて、そのバス構成をＩ／Ｏ用アドレス
バスとＩ／Ｏ用データバスの対を２組と、命令用データ
バスと命令用アドレスバスの対、計３対６本とし、該プ
ロセッサは該２対のＩ／Ｏ用データバスを使用するため
にデータバスを制御する手段を有することを特徴とする
データバスの多重化方式。 - 【請求項２】アドレスバス、データバス、インストラク
ションバスを持つプロセッサとメモリを有するシステム
において、そのバス構成をＩ／Ｏ用兼命令用デ−タバス
とＩ／Ｏ用兼命令用アドレスバスの対を２組、計４本と
し、該プロセッサは該２対のバスを使用するためにデー
タバスを制御する手段を有することを特徴とするデータ
バスの多重化方式。 - 【請求項３】請求項１において、命令用バスを除く前記
２対のバスのうち１対はリード専用、もう１対はライト
専用であることを特徴とするデータバスの多重化方式。 - 【請求項４】請求項２において、前記２対のバスのうち
１対はリード専用、もう１対はライト専用であり、命令
用メモリにはリード用バスのみを接続したことを特徴と
するデータバスの多重化方式。 - 【請求項５】請求項１において、データバスを制御する
手段はデータバスを双方向に使用する手段を有すること
を特徴とするデータバスの多重化方式。 - 【請求項６】請求項２において、データバスを制御する
手段はデータバスを双方向に使用する手段を有すること
を特徴とするデータバスの多重化方式。 - 【請求項７】請求項１においてデータバスを制御する手
段を内臓することを特徴とするマイクロプロセッサ。 - 【請求項８】請求項２においてデータバスを制御する手
段を内臓することを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075392A JPH05204822A (ja) | 1992-01-24 | 1992-01-24 | データバスの多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075392A JPH05204822A (ja) | 1992-01-24 | 1992-01-24 | データバスの多重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204822A true JPH05204822A (ja) | 1993-08-13 |
Family
ID=11759082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1075392A Pending JPH05204822A (ja) | 1992-01-24 | 1992-01-24 | データバスの多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204822A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1049508A (ja) * | 1995-12-27 | 1998-02-20 | Toshiba Corp | データ処理システム、システム構築装置、システム構築方法、及びシステム構築プログラムを記録した媒体 |
| EP0913828A2 (en) * | 1997-10-28 | 1999-05-06 | MMC Networks, Inc. | Memory system and method of accessing the same |
| US6216194B1 (en) | 1997-12-16 | 2001-04-10 | Hitachi, Ltd. | Information processing unit for separately controlling a plurality of shared buses |
-
1992
- 1992-01-24 JP JP1075392A patent/JPH05204822A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1049508A (ja) * | 1995-12-27 | 1998-02-20 | Toshiba Corp | データ処理システム、システム構築装置、システム構築方法、及びシステム構築プログラムを記録した媒体 |
| EP0913828A2 (en) * | 1997-10-28 | 1999-05-06 | MMC Networks, Inc. | Memory system and method of accessing the same |
| US6216194B1 (en) | 1997-12-16 | 2001-04-10 | Hitachi, Ltd. | Information processing unit for separately controlling a plurality of shared buses |
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