JPH08147236A - 転送制御装置 - Google Patents
転送制御装置Info
- Publication number
- JPH08147236A JPH08147236A JP28518594A JP28518594A JPH08147236A JP H08147236 A JPH08147236 A JP H08147236A JP 28518594 A JP28518594 A JP 28518594A JP 28518594 A JP28518594 A JP 28518594A JP H08147236 A JPH08147236 A JP H08147236A
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- 230000015654 memory Effects 0.000 claims abstract description 82
- 230000004044 response Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 入出力ローカルバスに接続された入出力装置
からのＤＭＡ転送によるシステムバス上のメモリアクセ
ス回数が極力少なくなるような転送制御装置を提供する
ことにある。 【構成】 短いデータの転送か長いデータの転送かをＤ
ＭＡ要求元ＩＤにより判断し、前者ならば入出力キャッ
シュを後者ならば入出力バッファを介したデータ転送を
行うようデータパスを切替える。
からのＤＭＡ転送によるシステムバス上のメモリアクセ
ス回数が極力少なくなるような転送制御装置を提供する
ことにある。 【構成】 短いデータの転送か長いデータの転送かをＤ
ＭＡ要求元ＩＤにより判断し、前者ならば入出力キャッ
シュを後者ならば入出力バッファを介したデータ転送を
行うようデータパスを切替える。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置システムに
おける複数の共通入出力バス間の転送制御を行なう転送
制御装置に関する。
おける複数の共通入出力バス間の転送制御を行なう転送
制御装置に関する。
【０００２】
【従来の技術】従来少なくとも２つの共通バス間の転送
を行なおうとするとき、共通バス間を何らバッファを介
さずに接続線で接続する技術がある。この技術では、共
通バス自体の動作の独立性は保てなかった。
を行なおうとするとき、共通バス間を何らバッファを介
さずに接続線で接続する技術がある。この技術では、共
通バス自体の動作の独立性は保てなかった。
【０００３】これを解決するために共通バス間にバッフ
ァを介して接続する技術が提案されている。この一例
は、特開昭６２−１０５７号公報に示されている。この
公報に記載された転送制御装置では共通バスのバス使用
権を得るために、要求信号を発生し転送制御回路に与え
ている。
ァを介して接続する技術が提案されている。この一例
は、特開昭６２−１０５７号公報に示されている。この
公報に記載された転送制御装置では共通バスのバス使用
権を得るために、要求信号を発生し転送制御回路に与え
ている。
【０００４】
【発明が解決しようとする課題】このような共通バス間
にバッファを介して接続する技術では、共通バスに接続
された装置からデータ転送要求が繰返し出された場合、
連続アドレスであっても転送要求毎に共通バス経由でメ
モリアクセス要求が発生される。
にバッファを介して接続する技術では、共通バスに接続
された装置からデータ転送要求が繰返し出された場合、
連続アドレスであっても転送要求毎に共通バス経由でメ
モリアクセス要求が発生される。
【０００５】このため共通バスのトラフィックは向上し
ないという問題がある。
ないという問題がある。
【０００６】本発明の目的は、共通バスの占有時間を低
減するようにした転送制御装置を提供することにある。
減するようにした転送制御装置を提供することにある。
【０００７】本発明の他の目的はメモリに対するスルー
プットを向上させることにある。
プットを向上させることにある。
【０００８】本発明の他の目的は共通バスのトラフィッ
クを向上させるようにした転送制御装置を提供すること
にある。
クを向上させるようにした転送制御装置を提供すること
にある。
【０００９】本発明の他の目的はシステムのスループッ
トを向上させるようにした転送制御装置を提供すること
にある。
トを向上させるようにした転送制御装置を提供すること
にある。
【００１０】
【課題を解決するための手段】本発明の第１の転送制御
装置は、複数のデータ転送要求装置を接続した共通バス
を含む複数の共通バスに接続された装置であって、前記
複数の要求装置のうちの１つの要求装置から前記共通バ
スを介して与えられるＩＤコードにより要求元の装置を
判別する要求元判別手段（以下ＩＤ識別回路）と、この
ＩＤ識別回路により長いデータ長のデータ転送要求をす
る装置からの要求と判別されればバッファメモリを介し
てデータを転送をし、短いデータ長のデータ転送要求を
する装置からの要求と判別されればキャッシュメモリを
介してデータ転送をするように前記バッファメモリおよ
び前記キャッシュメモリのどちらか一方を選択する選択
手段（以下セレクタ）とを含む。
装置は、複数のデータ転送要求装置を接続した共通バス
を含む複数の共通バスに接続された装置であって、前記
複数の要求装置のうちの１つの要求装置から前記共通バ
スを介して与えられるＩＤコードにより要求元の装置を
判別する要求元判別手段（以下ＩＤ識別回路）と、この
ＩＤ識別回路により長いデータ長のデータ転送要求をす
る装置からの要求と判別されればバッファメモリを介し
てデータを転送をし、短いデータ長のデータ転送要求を
する装置からの要求と判別されればキャッシュメモリを
介してデータ転送をするように前記バッファメモリおよ
び前記キャッシュメモリのどちらか一方を選択する選択
手段（以下セレクタ）とを含む。
【００１１】本発明の第２の転送制御装置は前記第１の
転送制御装置において、前記複数の共通バスのそれぞれ
に前記セレクタが接続され複数の前記セレクタの間に前
記バッファメモリと前記キャッシュメモリとを並列に接
続することを特徴とする。
転送制御装置において、前記複数の共通バスのそれぞれ
に前記セレクタが接続され複数の前記セレクタの間に前
記バッファメモリと前記キャッシュメモリとを並列に接
続することを特徴とする。
【００１２】本発明の第３の転送制御装置は前記第２の
転送制御装置であって前記データ転送要求装置が入出力
装置であり、前記複数の共通バスのうち該入出力装置の
接続されていない共通バスに、前記バッファメモリおよ
び前記キャッシュメモリの少なくとも一方との間でデー
タの授受をするメモリを接続したことを特徴とする。
転送制御装置であって前記データ転送要求装置が入出力
装置であり、前記複数の共通バスのうち該入出力装置の
接続されていない共通バスに、前記バッファメモリおよ
び前記キャッシュメモリの少なくとも一方との間でデー
タの授受をするメモリを接続したことを特徴とする。
【００１３】本発明の第４の転送制御装置は前記第１の
転送制御装置において前記複数のデータ転送要求装置の
うち１つの装置が長いデータ長のデータ転送要求を出力
し前記複数のデータ転送要求装置のうち他の１つの装置
が短いデータ長のデータ転送要求を出力することを特徴
とする。
転送制御装置において前記複数のデータ転送要求装置の
うち１つの装置が長いデータ長のデータ転送要求を出力
し前記複数のデータ転送要求装置のうち他の１つの装置
が短いデータ長のデータ転送要求を出力することを特徴
とする。
【００１４】本発明の第５の転送制御装置は、前記第３
の転送制御装置であって、前記キャッシュメモリと前記
メモリとの間のデータ転送はブロック単位で行うことを
特徴とする。
の転送制御装置であって、前記キャッシュメモリと前記
メモリとの間のデータ転送はブロック単位で行うことを
特徴とする。
【００１５】本発明の第６の転送制御装置は前記第３の
転送制御装置であって、前記バッファメモリは前記メモ
リへの書込単位分のデータを前記要求装置から受け取る
毎にそのデータを前記メモリに送ることを特徴とする。
転送制御装置であって、前記バッファメモリは前記メモ
リへの書込単位分のデータを前記要求装置から受け取る
毎にそのデータを前記メモリに送ることを特徴とする。
【００１６】本発明の第７の転送制御装置は、前記第３
の転送制御装置であって前記バッファメモリは前記要求
装置から受取ったアドレス以降の連続したデータがメモ
リから読出され前記要求装置に送られながら前記バッフ
ァメモリに空きがあれば前記メモリから先行読出しを行
なうことを特徴とする。
の転送制御装置であって前記バッファメモリは前記要求
装置から受取ったアドレス以降の連続したデータがメモ
リから読出され前記要求装置に送られながら前記バッフ
ァメモリに空きがあれば前記メモリから先行読出しを行
なうことを特徴とする。
【００１７】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１８】図１を参照すると、本発明の一実施例であ
る転送制御装置１は、メモリ２を接続する共通バスの１
つであるシステムバス４００に接続されている。さら
に、装置１は、少量の、すなわち短い長さのデータの転
送を要求する入出力装置３および大量の、すなわち長い
長さのデータの転送を要求する入出力装置４を接続する
入出力ローカルバス５００にも接続されている。
る転送制御装置１は、メモリ２を接続する共通バスの１
つであるシステムバス４００に接続されている。さら
に、装置１は、少量の、すなわち短い長さのデータの転
送を要求する入出力装置３および大量の、すなわち長い
長さのデータの転送を要求する入出力装置４を接続する
入出力ローカルバス５００にも接続されている。
【００１９】本発明の一実施例である転送制御装置１
は、キャッシュメモリ１１，バッファメモリ１２，これ
らキャッシュメモリ１１およびバッファメモリ１２とシ
ステムバス４００との間に配置・接続されキャッシュメ
モリおよびバッファメモリのどちらか一方を選択するシ
ステムバス側のセレクタ１３，キャッシュメモリ１１お
よびバッファメモリ１２と入出力ローカルバス５００と
の間に配置・接続されキャッシュメモリおよびバッファ
メモリのどちらか一方を選択する入出力ローカルバス側
のセレクタ１４，およびダイレクトメモリアクセス（以
下ＤＭＡ）要求を受け要求元装置を識別する要求元ＩＤ
コードにより要求装置を判別しその判別結果をバス選択
信号として信号線１０１に出力するＩＤ識別回路１５を
含む。
は、キャッシュメモリ１１，バッファメモリ１２，これ
らキャッシュメモリ１１およびバッファメモリ１２とシ
ステムバス４００との間に配置・接続されキャッシュメ
モリおよびバッファメモリのどちらか一方を選択するシ
ステムバス側のセレクタ１３，キャッシュメモリ１１お
よびバッファメモリ１２と入出力ローカルバス５００と
の間に配置・接続されキャッシュメモリおよびバッファ
メモリのどちらか一方を選択する入出力ローカルバス側
のセレクタ１４，およびダイレクトメモリアクセス（以
下ＤＭＡ）要求を受け要求元装置を識別する要求元ＩＤ
コードにより要求装置を判別しその判別結果をバス選択
信号として信号線１０１に出力するＩＤ識別回路１５を
含む。
【００２０】本発明の一実施例の特徴の１つは、入出力
装置３からの短いデータ長のデータ転送要求に応答し
て、ＩＤ識別回路１５は、信号線１０１を介して供給さ
れるバス選択信号によりセレクタ１３および１４をキャ
ッシュメモリ１１側を選択するように指示する。この結
果、短いデータ長のデータは、入出力装置３，入出力ロ
ーカルバス５００，セレクタ１４，キャッシュメモリ１
１，セレクタ１３，システムバス４００およびメモリ２
のルートで転送されるよう本発明の一実施例は制御す
る。
装置３からの短いデータ長のデータ転送要求に応答し
て、ＩＤ識別回路１５は、信号線１０１を介して供給さ
れるバス選択信号によりセレクタ１３および１４をキャ
ッシュメモリ１１側を選択するように指示する。この結
果、短いデータ長のデータは、入出力装置３，入出力ロ
ーカルバス５００，セレクタ１４，キャッシュメモリ１
１，セレクタ１３，システムバス４００およびメモリ２
のルートで転送されるよう本発明の一実施例は制御す
る。
【００２１】本発明の一実施例の特徴の他の１つは、入
出力装置４からの長いデータ長のデータ転送要求に応答
して、ＩＤ識別回路１５は、信号線１０１を介して供給
されるバス選択信号によりセレクタ１３および１４をバ
ッファメモリ１２側に選択するよう指示する。この結
果、長いデータ長のデータは入出力装置４，入出力ロー
カルバス５００，セレクタ１４，バッファメモリ１２，
セレクタ１３，システムバス４００およびメモリ２のル
ートで転送されるよう本発明の一実施例は制御する。
出力装置４からの長いデータ長のデータ転送要求に応答
して、ＩＤ識別回路１５は、信号線１０１を介して供給
されるバス選択信号によりセレクタ１３および１４をバ
ッファメモリ１２側に選択するよう指示する。この結
果、長いデータ長のデータは入出力装置４，入出力ロー
カルバス５００，セレクタ１４，バッファメモリ１２，
セレクタ１３，システムバス４００およびメモリ２のル
ートで転送されるよう本発明の一実施例は制御する。
【００２２】次に本発明の一実施例の動作について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２３】図１を参照すると、短いデータ長のデータ
転送要求を行う入出力装置３から転送制御装置１内のＩ
Ｄ識別回路１５にＤＭＡ要求が行われる。このＤＭＡ要
求に応答して、ＩＤ識別回路１５は送られてきた要求元
ＩＤコードによりＤＭＡ要求が短いデータ長のデータ転
送要求であると判断する。この判断結果によりＩＤ識別
回路１５は、セレクタ１３および１４がキャッシュメモ
リ１１側に選択するように線１０１に信号を送る。
転送要求を行う入出力装置３から転送制御装置１内のＩ
Ｄ識別回路１５にＤＭＡ要求が行われる。このＤＭＡ要
求に応答して、ＩＤ識別回路１５は送られてきた要求元
ＩＤコードによりＤＭＡ要求が短いデータ長のデータ転
送要求であると判断する。この判断結果によりＩＤ識別
回路１５は、セレクタ１３および１４がキャッシュメモ
リ１１側に選択するように線１０１に信号を送る。
【００２４】キャッシュメモリ１１では例えばセットア
ソシアティブ方式のブロック単位に相当するキャッシュ
ライン毎に転送データがまとめらる。このためデータ長
の短いデータが入出力装置３から何回かデータ転送され
キャッシュライン単位にまとめられたら、キャッシュメ
モリ１１からセレクタ１３およびシステムバス４００を
介してメモリ２にデータが転送される。従ってキャッシ
ュメモリ１１からメモリ５に対する書込み、メモリ５か
らキャッシュメモリ１１に対する読出しはブロック単位
で行なわれる。
ソシアティブ方式のブロック単位に相当するキャッシュ
ライン毎に転送データがまとめらる。このためデータ長
の短いデータが入出力装置３から何回かデータ転送され
キャッシュライン単位にまとめられたら、キャッシュメ
モリ１１からセレクタ１３およびシステムバス４００を
介してメモリ２にデータが転送される。従ってキャッシ
ュメモリ１１からメモリ５に対する書込み、メモリ５か
らキャッシュメモリ１１に対する読出しはブロック単位
で行なわれる。
【００２５】長いデータ長のデータ転送要求を行う入出
力装置４から転送制御装置１内のＩＤ識別回路１５にＤ
ＭＡ要求が行われる。このＤＭＡ要求に応答して、ＩＤ
識別回路１５は送られてきた要求元ＩＤコードによりＤ
ＭＡ要求が長いデータ長のデータ転送要求であると判断
する。この判断結果によりＩＤ識別回路１５は、セレク
タ１３および１４がバッファメモリ１２側に選択するよ
う線１０１に信号を送る。
力装置４から転送制御装置１内のＩＤ識別回路１５にＤ
ＭＡ要求が行われる。このＤＭＡ要求に応答して、ＩＤ
識別回路１５は送られてきた要求元ＩＤコードによりＤ
ＭＡ要求が長いデータ長のデータ転送要求であると判断
する。この判断結果によりＩＤ識別回路１５は、セレク
タ１３および１４がバッファメモリ１２側に選択するよ
う線１０１に信号を送る。
【００２６】長いデータ長のデータ転送要求を行う入出
力装置４からのＤＭＡ要求がメモリライト要求であれ
ば、メモリ２への書込単位分のデータを入出力装置４か
らバッファメモリ１２が受け取る毎に、そのデータをメ
モリ２に送る。
力装置４からのＤＭＡ要求がメモリライト要求であれ
ば、メモリ２への書込単位分のデータを入出力装置４か
らバッファメモリ１２が受け取る毎に、そのデータをメ
モリ２に送る。
【００２７】また、入出力装置４からのＤＭＡ要求がメ
モリリード要求であれば、入出力装置４から受取ったア
ドレス以降の連続したデータがメモリ２から読出され、
読出されたデータが入出力装置４に送られながら、バッ
ファメモリ１２に空きがある限りメモリ２からの先行読
出しが行なわれる。
モリリード要求であれば、入出力装置４から受取ったア
ドレス以降の連続したデータがメモリ２から読出され、
読出されたデータが入出力装置４に送られながら、バッ
ファメモリ１２に空きがある限りメモリ２からの先行読
出しが行なわれる。
【００２８】
【発明の効果】本発明の転送制御装置は、キャッシュメ
モリおよびバッファメモリの両方を具備し、入出力装置
からのＤＭＡ転送が長いデータか短いデータかをその要
求元ＩＤで判断しキャッシュメモリとバッファメモリを
切替えて使用することによりメモリアクセス回数を極力
抑え、共通バスであるシステムバスや入出力ローカルバ
スの占有時間を低減させトラフィックを向上させるとと
もにメモリに対するスループットを向上させることがで
きる。この結果本発明はシステムのスループットも向上
させることができる。
モリおよびバッファメモリの両方を具備し、入出力装置
からのＤＭＡ転送が長いデータか短いデータかをその要
求元ＩＤで判断しキャッシュメモリとバッファメモリを
切替えて使用することによりメモリアクセス回数を極力
抑え、共通バスであるシステムバスや入出力ローカルバ
スの占有時間を低減させトラフィックを向上させるとと
もにメモリに対するスループットを向上させることがで
きる。この結果本発明はシステムのスループットも向上
させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す図である。
１ 転送制御装置 ２ メモリ ３ 入出力装置 ４ 入出力装置 １１ キャッシュメモリ １２ バッファメモリ １３ システムバス側セレクタ １４ 入出力ローカルバス側セレクタ １５ ＩＤ識別回路 １０１ 信号線 ４００ システムバス ５００ 入出力ローカルバス
Claims (3)
- 【請求項１】 複数のデータ転送要求装置を接続した共
通バスを含む複数の共通バスに接続された装置であっ
て、 前記複数の要求装置のうちの１つの要求装置から前記共
通バスを介して与えられるＩＤコードにより要求元の装
置を判別する要求元判別手段と、 この要求元判別手段により長いデータ長のデータ転送要
求をする装置からの要求と判別されればバッファメモリ
を介して前記複数の共通バス間でデータを転送し、短い
データ長のデータ転送要求をする装置からの要求と判別
されればキャッシュメモリを介して前記複数の共通バス
間でデータを転送するように前記バッファメモリおよび
前記キャッシュメモリのどちらか一方を選択する選択手
段とを含むことを特徴とする転送制御装置。 - 【請求項２】 複数の前記選択手段は、前記複数の共通
バスのそれぞれに接続され、 複数の前記選択手段の間に前記バッファメモリと前記キ
ャッシュメモリとを並列に接続することを特徴とする請
求項１記載の転送制御装置。 - 【請求項３】 前記データ転送要求装置が入出力装置で
あり、 前記複数の共通バスのうち該入出力装置の接続されてい
ない共通バスに、前記バッファメモリおよび前記キャッ
シュメモリの少なくとも一方との間でデータの授受をす
るメモリを接続したことを特徴とする請求項２記載の転
送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28518594A JPH08147236A (ja) | 1994-11-18 | 1994-11-18 | 転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28518594A JPH08147236A (ja) | 1994-11-18 | 1994-11-18 | 転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147236A true JPH08147236A (ja) | 1996-06-07 |
Family
ID=17688211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28518594A Pending JPH08147236A (ja) | 1994-11-18 | 1994-11-18 | 転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08147236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269102B1 (en) | 1997-09-11 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Bus control device |
| CN100365598C (zh) * | 2003-12-02 | 2008-01-30 | 松下电器产业株式会社 | 数据传输装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468868A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Buffer control system for bus adapter |
| JPH03116350A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | データ転送のバス構造 |
-
1994
- 1994-11-18 JP JP28518594A patent/JPH08147236A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468868A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Buffer control system for bus adapter |
| JPH03116350A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | データ転送のバス構造 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269102B1 (en) | 1997-09-11 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Bus control device |
| CN100365598C (zh) * | 2003-12-02 | 2008-01-30 | 松下电器产业株式会社 | 数据传输装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |