JPH05204873A - 分散型処理システムにおける処理装置間通信処理方法 - Google Patents
分散型処理システムにおける処理装置間通信処理方法Info
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- JPH05204873A JPH05204873A JP4011871A JP1187192A JPH05204873A JP H05204873 A JPH05204873 A JP H05204873A JP 4011871 A JP4011871 A JP 4011871A JP 1187192 A JP1187192 A JP 1187192A JP H05204873 A JPH05204873 A JP H05204873A
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Abstract
(57)【要約】
【目的】 本発明は、他の処理装置から見たある処理装
置の通信路上のアドレスは常に一意的に定まり、二重化
されたプロセッサの状態に何ら関わることなしに処理装
置間通信を実現することを目的としている。 【構成】 処理装置間の二重化された各プロセッサが通
信路インタフェース部に持つそれぞれの固有アドレスの
他に、ACT系プロセッサであることを示す共通アドレ
スをもうけ、いずれかACT系にあるプロセッサが共通
アドレスを用い、いずれかSBY系にあるプロセッサが
上記固有アドレスを用いるようにする。
置の通信路上のアドレスは常に一意的に定まり、二重化
されたプロセッサの状態に何ら関わることなしに処理装
置間通信を実現することを目的としている。 【構成】 処理装置間の二重化された各プロセッサが通
信路インタフェース部に持つそれぞれの固有アドレスの
他に、ACT系プロセッサであることを示す共通アドレ
スをもうけ、いずれかACT系にあるプロセッサが共通
アドレスを用い、いずれかSBY系にあるプロセッサが
上記固有アドレスを用いるようにする。
Description
【0001】
【産業上の利用分野】本発明は、ループ状通信路に複数
の処理装置が接続された分散型処理システムであって、
ループ上の処理装置はプロセッサが二重化されている、
処理装置間通信処理方法に関するものである。
の処理装置が接続された分散型処理システムであって、
ループ上の処理装置はプロセッサが二重化されている、
処理装置間通信処理方法に関するものである。
【0002】二重化プロセッサにより構成される処理装
置は、処理装置の信頼性を向上させるため、二個のプロ
セッサによって一つの処理装置を構成したものである。
置は、処理装置の信頼性を向上させるため、二個のプロ
セッサによって一つの処理装置を構成したものである。
【0003】
【従来の技術】複数の処理装置をループ状通信路に接続
し、各処理装置に特定の処理機能を持たせて、各処理装
置が互いに通信路を介して情報を交換しながら1つのシ
ステムとしての仕事を分担して処理する分散型処理シス
テムが知られている。
し、各処理装置に特定の処理機能を持たせて、各処理装
置が互いに通信路を介して情報を交換しながら1つのシ
ステムとしての仕事を分担して処理する分散型処理シス
テムが知られている。
【0004】図5は分散型処理システムのブロック構成
図を示す。同図において、 処理装置101はプロセッサ106a、106b及び
ループインタフェース部107a、107bからなり、 分散型処理システムは処理装置101、102、10
3、104及びループ状通信路105からなる。
図を示す。同図において、 処理装置101はプロセッサ106a、106b及び
ループインタフェース部107a、107bからなり、 分散型処理システムは処理装置101、102、10
3、104及びループ状通信路105からなる。
【0005】処理装置101〜104は特定の処理を行
う処理装置であり、ループ状通信路105に接続され
る。処理装置101はプロセッサ106aとプロセッサ
106bとで二重化された処理装置である。各プロセッ
サは通信路105とのループインタフェース部107
a、107bにそれぞれ通信路上の固有アドレスS1、
S2を有し、このアドレスを用いて上述した処理装置間
で通信を行い分散処理を実現している。
う処理装置であり、ループ状通信路105に接続され
る。処理装置101はプロセッサ106aとプロセッサ
106bとで二重化された処理装置である。各プロセッ
サは通信路105とのループインタフェース部107
a、107bにそれぞれ通信路上の固有アドレスS1、
S2を有し、このアドレスを用いて上述した処理装置間
で通信を行い分散処理を実現している。
【0006】従来の分散型処理システムでは、図6に示
す如く、二重化されたプロセッサはそれぞれ固有のアド
レスを有しており、情報を送信する側の処理装置は送信
先の処理装置のどちらのプロセッサがACT系であるか
を管理しており、ACT系のプロセッサに対して、AC
T系に該当するアドレスを用いて送信を行っていた。例
えば処理装置101において、プロセッサ106aがA
CT系であるとすると、処理装置101と通信を行う他
の処理装置(例えば処理装置102)は、処理装置10
1に対してアドレスS1を用いて送信を行う。ここでプ
ロセッサ106aが故障してプロセッサ106aがSB
Y系へ、プロセッサ106bがACT系になったとする
と、他の処理装置は処理装置101のプロセッサの状態
が変化した事を知り、以後他の処理装置はACT系であ
るプロセッサ106bが持つアドレスS2を用いて処理
装置101との通信処理を行う。
す如く、二重化されたプロセッサはそれぞれ固有のアド
レスを有しており、情報を送信する側の処理装置は送信
先の処理装置のどちらのプロセッサがACT系であるか
を管理しており、ACT系のプロセッサに対して、AC
T系に該当するアドレスを用いて送信を行っていた。例
えば処理装置101において、プロセッサ106aがA
CT系であるとすると、処理装置101と通信を行う他
の処理装置(例えば処理装置102)は、処理装置10
1に対してアドレスS1を用いて送信を行う。ここでプ
ロセッサ106aが故障してプロセッサ106aがSB
Y系へ、プロセッサ106bがACT系になったとする
と、他の処理装置は処理装置101のプロセッサの状態
が変化した事を知り、以後他の処理装置はACT系であ
るプロセッサ106bが持つアドレスS2を用いて処理
装置101との通信処理を行う。
【0007】
【発明が解決しようとする課題】上述した様に従来の分
散型処理システムにおける処理装置間通信では、処理装
置101のプロセッサのACT/SBY状態(二重化さ
れたプロセッサのどちらの系がACT系であるか)を通
信路上の他の処理装置102〜104が常に把握してお
く必要があり、実際の処理装置101のプロセッサの状
態と、他の処理装置が管理している処理装置101のプ
ロセッサの状態に不一致が生じると、通信時のアドレス
が一致せずに通信ができなくなるという問題があった。
散型処理システムにおける処理装置間通信では、処理装
置101のプロセッサのACT/SBY状態(二重化さ
れたプロセッサのどちらの系がACT系であるか)を通
信路上の他の処理装置102〜104が常に把握してお
く必要があり、実際の処理装置101のプロセッサの状
態と、他の処理装置が管理している処理装置101のプ
ロセッサの状態に不一致が生じると、通信時のアドレス
が一致せずに通信ができなくなるという問題があった。
【0008】本発明は、このような従来技術における問
題を解決し、他の処理装置から見たある処理装置の通信
路上のアドレスは常に一意的に定まり、二重化されたプ
ロセッサの状態に何ら関わることなしに処理装置間通信
を実現することを目的としている。
題を解決し、他の処理装置から見たある処理装置の通信
路上のアドレスは常に一意的に定まり、二重化されたプ
ロセッサの状態に何ら関わることなしに処理装置間通信
を実現することを目的としている。
【0009】
【課題を解決するための手段】上記問題点の解決のた
め、本発明では、処理装置内の二重化された各プロセッ
サが通信路インタフェース部に持つそれぞれの固有アド
レスの他に、 ACT系プロセッサであることを示すアドレス(前述
した共通アドレスの意、以後共通アドレスと称する)を
設け、 一つの処理装置内では、二重化したプロセッサのどち
らがACT系であっても2つのプロセッサで同値な共通
アドレスを示し、 プロセッサからループインタフェース部のアドレス制
御部へアドレス切り替え指示を行う事により、プロセッ
サ固有のアドレスと共通アドレスを切り替える機能を設
け、 今までACT系プロセッサであったものが、SBY系
プロセッサに移行したときは共通アドレスから固有アド
レスへ即座に切り替える機能を設ける。
め、本発明では、処理装置内の二重化された各プロセッ
サが通信路インタフェース部に持つそれぞれの固有アド
レスの他に、 ACT系プロセッサであることを示すアドレス(前述
した共通アドレスの意、以後共通アドレスと称する)を
設け、 一つの処理装置内では、二重化したプロセッサのどち
らがACT系であっても2つのプロセッサで同値な共通
アドレスを示し、 プロセッサからループインタフェース部のアドレス制
御部へアドレス切り替え指示を行う事により、プロセッ
サ固有のアドレスと共通アドレスを切り替える機能を設
け、 今までACT系プロセッサであったものが、SBY系
プロセッサに移行したときは共通アドレスから固有アド
レスへ即座に切り替える機能を設ける。
【0010】即ち、待機しているSBY系プロセッサは
自身の固有アドレスを有しており、ACT系プロセッサ
は自身の固有アドレスから切り替わった共通アドレスを
有している。このため常に他の処理装置との通信とは共
通アドレスを用いて行うこととした。
自身の固有アドレスを有しており、ACT系プロセッサ
は自身の固有アドレスから切り替わった共通アドレスを
有している。このため常に他の処理装置との通信とは共
通アドレスを用いて行うこととした。
【0011】
【作用】本発明により、処理装置101と通信を行う他
の処理装置102〜104は、処理装置101のプロセ
ッサACT/SBY系状態に関わらず、処理装置101
に対しては常に1つのアドレス、即ち共通アドレスを以
て通信を行うことが可能となる。
の処理装置102〜104は、処理装置101のプロセ
ッサACT/SBY系状態に関わらず、処理装置101
に対しては常に1つのアドレス、即ち共通アドレスを以
て通信を行うことが可能となる。
【0012】
【実施例】以下、本発明の一実施例について図面を用い
て説明する。図1は本発明に使用する処理装置内のプロ
セッサ及びループインタフェース部を示す。
て説明する。図1は本発明に使用する処理装置内のプロ
セッサ及びループインタフェース部を示す。
【0013】図1において、201は処理装置、202
はアドレス制御部、203は共通アドレス、207はル
ープインタフェース部、108はプロセッサ固有アドレ
ス、105はループ状通信路を表している。
はアドレス制御部、203は共通アドレス、207はル
ープインタフェース部、108はプロセッサ固有アドレ
ス、105はループ状通信路を表している。
【0014】処理装置201はプロセッサ206a、
206b及びループインタフェース部207a、207
bからなる。 ループインタフェース部207a、207bは、プロ
セッサ206a、206bの配下である事を示すプロセ
ッサ固有のアドレスS1、S2の他に、処理装置201
のACT系プロセッサである事を示す共通アドレスCを
持つ。
206b及びループインタフェース部207a、207
bからなる。 ループインタフェース部207a、207bは、プロ
セッサ206a、206bの配下である事を示すプロセ
ッサ固有のアドレスS1、S2の他に、処理装置201
のACT系プロセッサである事を示す共通アドレスCを
持つ。
【0015】ループインタフェース部207a、20
7bはそれぞれアドレス制御部202a及び202bを
有し、プロセッサ206a、プロセッサ206bからの
指示により、プロセッサ固有のアドレス(S1、S2)
もしくは共通アドレスCのいずれかを選択する機能を有
する。
7bはそれぞれアドレス制御部202a及び202bを
有し、プロセッサ206a、プロセッサ206bからの
指示により、プロセッサ固有のアドレス(S1、S2)
もしくは共通アドレスCのいずれかを選択する機能を有
する。
【0016】図2は、一つの処理装置におけるプロセッ
サ固有のアドレスと共通アドレスとの関連図を示す。図
2において、プロセッサ206aはプロセッサ固有のア
ドレスS1と共通アドレスCを有し、プロセッサ206
bはプロセッサ固有のアドレスS2と共通アドレスCを
有する。アドレスS1とS2とは異なるものであるが、
プロセッサ206aが有する共通アドレスCとプロセッ
サ206bとが有する共通アドレスCは同じ値のもので
ある。
サ固有のアドレスと共通アドレスとの関連図を示す。図
2において、プロセッサ206aはプロセッサ固有のア
ドレスS1と共通アドレスCを有し、プロセッサ206
bはプロセッサ固有のアドレスS2と共通アドレスCを
有する。アドレスS1とS2とは異なるものであるが、
プロセッサ206aが有する共通アドレスCとプロセッ
サ206bとが有する共通アドレスCは同じ値のもので
ある。
【0017】従って、どちらのプロセッサがACT系に
なって共通アドレスCを有したとしても、この処理装置
に対して送信を行う他の処理装置は常に共通アドレスC
を用いて通信を行う事ができる。
なって共通アドレスCを有したとしても、この処理装置
に対して送信を行う他の処理装置は常に共通アドレスC
を用いて通信を行う事ができる。
【0018】図3はプロセッサの状態とアドレスとの関
係を示す。図3(a)は両プロセッサが初期状態時のア
ドレス状態を示す。両プロセッサともそれぞれプロセッ
サ固有のアドレスS1及びS2となっている。
係を示す。図3(a)は両プロセッサが初期状態時のア
ドレス状態を示す。両プロセッサともそれぞれプロセッ
サ固有のアドレスS1及びS2となっている。
【0019】図3(b)はプロセッサ206aがACT
系時のアドレス状態を示す。プロセッサ206aがAC
T系のため、ループインタフェース部207aは共通ア
ドレスCを、プロセッサ206bはSBY系のため、ル
ープインタフェース部207bは系固有のアドレスS2
を持つ。
系時のアドレス状態を示す。プロセッサ206aがAC
T系のため、ループインタフェース部207aは共通ア
ドレスCを、プロセッサ206bはSBY系のため、ル
ープインタフェース部207bは系固有のアドレスS2
を持つ。
【0020】図3(c)はプロセッサ206bがACT
系時のアドレス状態を示す。プロセッサ206bがAC
T系のため、ループインタフェース部207bは共通ア
ドレスCを、プロセッサ206aはSBY系のため、ル
ープインタフェース部207aは系固有のアドレスS1
を持つ。108はプロセッサ固有アドレスを表す。
系時のアドレス状態を示す。プロセッサ206bがAC
T系のため、ループインタフェース部207bは共通ア
ドレスCを、プロセッサ206aはSBY系のため、ル
ープインタフェース部207aは系固有のアドレスS1
を持つ。108はプロセッサ固有アドレスを表す。
【0021】図4はプロセッサの系の状態とそれに伴う
アドレスの遷移図を示す。図4において、 処理装置201は立ち上がり直後の初期状態では、両
プロセッサともプロセッサ固有のアドレスを有している
(図4状態(a))。
アドレスの遷移図を示す。図4において、 処理装置201は立ち上がり直後の初期状態では、両
プロセッサともプロセッサ固有のアドレスを有している
(図4状態(a))。
【0022】プロセッサ206aがACT系となる
と、図1で示したループインタフェース部207aのア
ドレス制御部202aは、プロセッサ206aからの指
示を受けてループインタフェース部207aのアドレス
をプロセッサ固有のアドレスS1から両プロセッサでA
CT系を示す共通アドレスCに切り替える。プロセッサ
206bのアドレスはプロセッサ固有のアドレスS2の
ままである(図4状態(b))。
と、図1で示したループインタフェース部207aのア
ドレス制御部202aは、プロセッサ206aからの指
示を受けてループインタフェース部207aのアドレス
をプロセッサ固有のアドレスS1から両プロセッサでA
CT系を示す共通アドレスCに切り替える。プロセッサ
206bのアドレスはプロセッサ固有のアドレスS2の
ままである(図4状態(b))。
【0023】この時通信路上の他の処理装置は、処理装
置201に対して共通アドレスCで通信する。 処理装置201のプロセッサのACT系とSBY系と
が切り替わり、プロセッサ206aがSBY系に、プロ
セッサ206bがACT系になったとする。この時プロ
セッサ206aはSBY系になる前にアドレス切り替え
制御を行い、それに従ってアドレス制御部202aはル
ープインタフェース部207aのアドレスを共通アドレ
スCからプロセッサ固有のアドレスS1に切り替える。
置201に対して共通アドレスCで通信する。 処理装置201のプロセッサのACT系とSBY系と
が切り替わり、プロセッサ206aがSBY系に、プロ
セッサ206bがACT系になったとする。この時プロ
セッサ206aはSBY系になる前にアドレス切り替え
制御を行い、それに従ってアドレス制御部202aはル
ープインタフェース部207aのアドレスを共通アドレ
スCからプロセッサ固有のアドレスS1に切り替える。
【0024】プロセッサ206bはACT系に切り替わ
った後、アドレス制御部202bに対してアドレス切り
替え指示を行い、それに従ってアドレス制御部202b
はループインタフェース部207bのアドレスをプロセ
ッサ固有のアドレスS2から共通アドレスCへ切り替え
る(図4状態(c))。
った後、アドレス制御部202bに対してアドレス切り
替え指示を行い、それに従ってアドレス制御部202b
はループインタフェース部207bのアドレスをプロセ
ッサ固有のアドレスS2から共通アドレスCへ切り替え
る(図4状態(c))。
【0025】この時も通信路上の他の処理装置は、処理
装置201に対して共通アドレスCで通信する。この様
に、プロセッサが二重化された処理装置でプロセッサの
ACT系とSBY系とが切り替わっても、この処理装置
が通信路上に見せるアドレスの値は常に共通アドレスC
である。
装置201に対して共通アドレスCで通信する。この様
に、プロセッサが二重化された処理装置でプロセッサの
ACT系とSBY系とが切り替わっても、この処理装置
が通信路上に見せるアドレスの値は常に共通アドレスC
である。
【0026】このため、他の処理装置はこの処理装置に
対して常に一つの共通アドレスCを用いて通信する事が
できる。なお、本発明の説明において、分散型処理シス
テムの一般的な通信について説明してきたが、診断のよ
うな例外的な通信もシステムとしては必要である。この
時システムを管理する処理装置(以下システム管理処理
装置と称する)がACT系のプロセッサへは共通アドレ
スCを用いて、SBY系のプロセッサへは固有のアドレ
スS2を用いて通信する事ができ、診断などでも両プロ
セッサに対して通信が可能である。
対して常に一つの共通アドレスCを用いて通信する事が
できる。なお、本発明の説明において、分散型処理シス
テムの一般的な通信について説明してきたが、診断のよ
うな例外的な通信もシステムとしては必要である。この
時システムを管理する処理装置(以下システム管理処理
装置と称する)がACT系のプロセッサへは共通アドレ
スCを用いて、SBY系のプロセッサへは固有のアドレ
スS2を用いて通信する事ができ、診断などでも両プロ
セッサに対して通信が可能である。
【0027】
【発明の効果】本発明によれば、二重化されたプロセッ
サを使用した分散型処理装置において常にACT系プロ
セッサとの通信を実現でき、送信先処理装置のプロセッ
サの系状態を通信元処理装置が管理する必要がなくな
り、簡単な構成でありながら処理装置のプロセッサの管
理状態不一致による通信不能の恐れのない高信頼性の通
信システムを構築できる。
サを使用した分散型処理装置において常にACT系プロ
セッサとの通信を実現でき、送信先処理装置のプロセッ
サの系状態を通信元処理装置が管理する必要がなくな
り、簡単な構成でありながら処理装置のプロセッサの管
理状態不一致による通信不能の恐れのない高信頼性の通
信システムを構築できる。
【0028】また本発明は、n個のプロセッサ群の中で
一つのプロセッサがACT系で運転し、(n−1)個の
プロセッサはSBY系であるような、n重化構成の処理
装置にも適用できる方法である。
一つのプロセッサがACT系で運転し、(n−1)個の
プロセッサはSBY系であるような、n重化構成の処理
装置にも適用できる方法である。
【0029】なお、処理装置の初期状態からの処理装置
の立ち上げや処理装置の診断処理等では、プロセッサの
系を指定した処理装置間通信が必要である。しかしこれ
らの場合においても、本発明では、指定されたプロセッ
サを選択できる固有のアドレスS1またはS2を使用す
れば系指定の通信も可能である。この時診断処理を行う
処理装置は、被診断処理装置の系状態を事前に知る必要
があるが、元来、分散型処理システムにおいて診断処理
を行う処理装置はシステム管理処理装置が必要である。
しかし、システム本来の処理を行う他の複数処理装置
は、他の処理装置の系状態を意識する必要が無く、簡単
な作りでありながら二重化プロセッサによる高信頼のシ
ステムを構築できる。
の立ち上げや処理装置の診断処理等では、プロセッサの
系を指定した処理装置間通信が必要である。しかしこれ
らの場合においても、本発明では、指定されたプロセッ
サを選択できる固有のアドレスS1またはS2を使用す
れば系指定の通信も可能である。この時診断処理を行う
処理装置は、被診断処理装置の系状態を事前に知る必要
があるが、元来、分散型処理システムにおいて診断処理
を行う処理装置はシステム管理処理装置が必要である。
しかし、システム本来の処理を行う他の複数処理装置
は、他の処理装置の系状態を意識する必要が無く、簡単
な作りでありながら二重化プロセッサによる高信頼のシ
ステムを構築できる。
【図1】本発明を実現するに必要なアドレス制御部を含
むプロセッサ及びループインタフェース部のブロック構
成図である。
むプロセッサ及びループインタフェース部のブロック構
成図である。
【図2】プロセッサ固有のアドレスと共通アドレスとの
関係図を示す。
関係図を示す。
【図3】本発明を使用した場合の効果を示すためのプロ
セッサの状態とアドレスの関係図である。
セッサの状態とアドレスの関係図である。
【図4】プロセッサの系の状態とそれに伴うアドレスの
遷移図を示す。
遷移図を示す。
【図5】分散型処理システムのブロック構成図を示す。
【図6】従来の処理装置のプロセッサ及びループインタ
フェース部のブロック構成図を示す。
フェース部のブロック構成図を示す。
101 処理装置 102 処理装置 103 処理装置 104 処理装置 105 ループ状通信路 106 プロセッサ 107 ループインタフェース部 108 プロセッサ固有アドレス 201 処理装置 202 アドレス制御部 203 共通アドレス 206 プロセッサ 207 ループインタフェース部
Claims (1)
- 【請求項1】 複数の処理装置が、ループ状の通信路に
接続され、 前記処理装置は現用系(以後、ACT系のプロセッサと
称する)のみが処理を行い待機側(以後SBY系のプロ
セッサと称する)は処理を実行していない二重化したプ
ロセッサより構成され、 各プロセッサはそれぞれ自配下にループインタフェース
部を持ち、 各プロセッサは、自配下の各ループインタフェース部に
与えられた通信路上のアドレスを用いて処理装置間通信
を行う分散型処理システムにおいて、 前記二つのプロセッサは、それぞれ自配下のループイン
タフェース部にプロセッサ固有のアドレスを示すS1ま
たはS2を持たせると共に、通信路上の他の処理装置に
対して二重化構成であることを意識させない、一つの処
理装置である事を示す共通アドレスCを持たせ、 各ループインタフェース部は、プロセッサからの指示に
より固有アドレスS1(またはS2)もしくは共通アド
レスCのいずれかを選択する機能を有し、 ACT系プロセッサはアドレスS1の代わりに共通アド
レスCを使用して処理装置間通信を行い、 ACT系プロセッサとSBY系プロセッサとが切り替わ
る系切り替え動作の機能を有し、切り替え時に新たにA
CT系となるプロセッサが自配下のループインタフェー
ス部にアドレスS2から共通アドレスCへ切り替え、切
り替え後にSBY系になるプロセッサが自配下のループ
インタフェース部に共通アドレスCからアドレスS1に
切り替える機能を有し、 通信路上で各処理装置に与えられた共通アドレスCを用
いて、二重化したプロセッサの系切り替え動作を他の処
理装置が管理しない状態で処理装置間通信を行うと同時
に、プロセッサの系を指定する必要がある診断処理など
の場合は、プロセッサ固有のアドレスS1(またはS
2)を用いて処理装置間通信を行うことを特徴とする分
散型処理システムにおける処理装置間通信処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011871A JPH05204873A (ja) | 1992-01-27 | 1992-01-27 | 分散型処理システムにおける処理装置間通信処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011871A JPH05204873A (ja) | 1992-01-27 | 1992-01-27 | 分散型処理システムにおける処理装置間通信処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204873A true JPH05204873A (ja) | 1993-08-13 |
Family
ID=11789790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011871A Pending JPH05204873A (ja) | 1992-01-27 | 1992-01-27 | 分散型処理システムにおける処理装置間通信処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100854869B1 (ko) * | 2002-12-10 | 2008-08-28 | 엘지노텔 주식회사 | 이중화 게이트웨이 시스템 |
-
1992
- 1992-01-27 JP JP4011871A patent/JPH05204873A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100854869B1 (ko) * | 2002-12-10 | 2008-08-28 | 엘지노텔 주식회사 | 이중화 게이트웨이 시스템 |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001010 |