JPH05205987A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05205987A JPH05205987A JP1386992A JP1386992A JPH05205987A JP H05205987 A JPH05205987 A JP H05205987A JP 1386992 A JP1386992 A JP 1386992A JP 1386992 A JP1386992 A JP 1386992A JP H05205987 A JPH05205987 A JP H05205987A
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Abstract
(57)【要約】
【目的】本発明は、シリコンウェーハ上に所望の膜厚の
シリコン酸化膜を実用レベルで形成することができ、且
つ、シリコンウェーハとシリコン酸化膜との界面の凹凸
を小さくすることができる半導体装置の製造方法を提供
することを目的とする。 【構成】デバイス作製用のＳｉウェーハ１２を、温度１
１００℃、時間２５０分の酸化条件でウエット酸化し
て、厚さ約１μｍのＳｉＯ2 膜１４を形成し、続いて温
度１１００℃、時間３５分の酸化条件でドライ酸化し
て、Ｓｉウェーハ１２とＳｉＯ2 膜１４との界面に、厚
さ約５０ｎｍのＳｉＯ2 膜１６を形成した後、Ｓｉウェ
ーハ１２上のＳｉＯ2 膜１４と支持基板用のＳｉウェー
ハ１８とを張り合わせ、更にＳｉウェーハ１２を研削及
び研磨し、厚さ約１μｍにまで薄膜化して、ＳＯＩ層１
２ａを形成する。
シリコン酸化膜を実用レベルで形成することができ、且
つ、シリコンウェーハとシリコン酸化膜との界面の凹凸
を小さくすることができる半導体装置の製造方法を提供
することを目的とする。 【構成】デバイス作製用のＳｉウェーハ１２を、温度１
１００℃、時間２５０分の酸化条件でウエット酸化し
て、厚さ約１μｍのＳｉＯ2 膜１４を形成し、続いて温
度１１００℃、時間３５分の酸化条件でドライ酸化し
て、Ｓｉウェーハ１２とＳｉＯ2 膜１４との界面に、厚
さ約５０ｎｍのＳｉＯ2 膜１６を形成した後、Ｓｉウェ
ーハ１２上のＳｉＯ2 膜１４と支持基板用のＳｉウェー
ハ１８とを張り合わせ、更にＳｉウェーハ１２を研削及
び研磨し、厚さ約１μｍにまで薄膜化して、ＳＯＩ層１
２ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に張り合わせＳＯＩ（Silicon on Insulator）
ウェーハの作製方法に関する。ＩＣ（Integrated Circu
it）の集積度の増大に伴い、ウェーハに対する要求が厳
しくなってきているため、耐放射線や高集積化等に関し
て通常のバルクウェーハと比較して有利なＳＯＩウェー
ハが注目されてきている（有本由弘「ウェハ張り合わせ
技術によるＳＯＩ」、応用物理学会結晶工学分科会第５
回結晶工学シンポジウム、３５ページ；M.Hashimoto,Ex
tended Abstract of the 21st Conference on Solid St
ate Devices and Materials,TOKYO,1989,p.89 ；J.Hais
ma,Japanese Journal of Applied Physics,Vol.28,No.
8,1989,p.1426参照）。そしてＳＯＩウェーハのなかで
も、結晶性がバルク並みである張り合わせＳＯＩウェー
ハがもっともデバイス形成に適している。
係り、特に張り合わせＳＯＩ（Silicon on Insulator）
ウェーハの作製方法に関する。ＩＣ（Integrated Circu
it）の集積度の増大に伴い、ウェーハに対する要求が厳
しくなってきているため、耐放射線や高集積化等に関し
て通常のバルクウェーハと比較して有利なＳＯＩウェー
ハが注目されてきている（有本由弘「ウェハ張り合わせ
技術によるＳＯＩ」、応用物理学会結晶工学分科会第５
回結晶工学シンポジウム、３５ページ；M.Hashimoto,Ex
tended Abstract of the 21st Conference on Solid St
ate Devices and Materials,TOKYO,1989,p.89 ；J.Hais
ma,Japanese Journal of Applied Physics,Vol.28,No.
8,1989,p.1426参照）。そしてＳＯＩウェーハのなかで
も、結晶性がバルク並みである張り合わせＳＯＩウェー
ハがもっともデバイス形成に適している。
【０００２】
【従来の技術】従来の張り合わせＳＯＩウェーハの作製
方法を、図６を用いて説明する。デバイス作製用の厚さ
６２５μｍのＳｉ（シリコン）ウェーハ３２をウエット
酸化して、Ｓｉウェーハ３２上に厚さ約１μｍのＳｉＯ
2 膜（シリコン酸化膜）３４を形成する。
方法を、図６を用いて説明する。デバイス作製用の厚さ
６２５μｍのＳｉ（シリコン）ウェーハ３２をウエット
酸化して、Ｓｉウェーハ３２上に厚さ約１μｍのＳｉＯ
2 膜（シリコン酸化膜）３４を形成する。
【０００３】次いで、Ｓｉウェーハ３２上のＳｉＯ2 膜
３４と支持基板用の厚さ６２５μｍのＳｉウェーハ３６
とを張り合わせる。そして温度９００℃以上の熱処理、
例えばＮ2 （窒素）雰囲気中で、温度１０００℃、時間
３０分の熱処理をする。次いで、Ｓｉウェーハ３２を研
削及び研磨して、厚さ約２μｍ以下にまで薄膜化してＳ
ＯＩ層３２ａを形成する。こうして支持基板用のＳｉウ
ェーハ３６上にＳｉＯ2 膜３４を介して厚さ約２μｍ以
下のＳＯＩ層３２ａが形成されたＳＯＩウェーハを作製
する。
３４と支持基板用の厚さ６２５μｍのＳｉウェーハ３６
とを張り合わせる。そして温度９００℃以上の熱処理、
例えばＮ2 （窒素）雰囲気中で、温度１０００℃、時間
３０分の熱処理をする。次いで、Ｓｉウェーハ３２を研
削及び研磨して、厚さ約２μｍ以下にまで薄膜化してＳ
ＯＩ層３２ａを形成する。こうして支持基板用のＳｉウ
ェーハ３６上にＳｉＯ2 膜３４を介して厚さ約２μｍ以
下のＳＯＩ層３２ａが形成されたＳＯＩウェーハを作製
する。
【０００４】このとき、支持基板用のＳｉウェーハ３６
側にではなく、デバイス作製用のＳｉウェーハ３２側に
ＳｉＯ2 膜３４を形成したのは、ＳＯＩ層３２ａとＳｉ
Ｏ2膜３４とのＳｉ／ＳｉＯ2 界面の状態をよくするた
めである。
側にではなく、デバイス作製用のＳｉウェーハ３２側に
ＳｉＯ2 膜３４を形成したのは、ＳＯＩ層３２ａとＳｉ
Ｏ2膜３４とのＳｉ／ＳｉＯ2 界面の状態をよくするた
めである。
【０００５】
【発明が解決しようとする課題】しかし、上記従来の張
り合わせＳＯＩウェーハの作製方法においては、ＳＯＩ
層３２ａと支持基板用のＳｉウェーハ３６との間のＳｉ
Ｏ2 膜３４をウエット酸化によって形成しているため、
ＳＯＩ層３２ａとＳｉＯ2 膜３４とのＳｉ／ＳｉＯ2 界
面に大きな凹凸が形成される。
り合わせＳＯＩウェーハの作製方法においては、ＳＯＩ
層３２ａと支持基板用のＳｉウェーハ３６との間のＳｉ
Ｏ2 膜３４をウエット酸化によって形成しているため、
ＳＯＩ層３２ａとＳｉＯ2 膜３４とのＳｉ／ＳｉＯ2 界
面に大きな凹凸が形成される。
【０００６】通常のバルクウェーハ上に形成したデバイ
スにおいては、このようなＳｉ／ＳｉＯ2 界面の凹凸が
増大すると、移動度（mobility）の低下、ＳｉＯ2 膜耐
圧の低下、ＴＤＤＢ（Time-Dependent Dielectric Brea
kdown ）の劣化等が起こることが報告されている（P.O.
Hahn,Journal of Vac.,Sci.,Tecnol.,A2(2) 1984 p.57
4；M.Miyashita,1991 Symposium on VLSI Technology,
p.45参照）。ＳＯＩウェーハでは、未だこうした報告は
ないが、同じようなデバイス特性の劣化がおこることが
予想される。
スにおいては、このようなＳｉ／ＳｉＯ2 界面の凹凸が
増大すると、移動度（mobility）の低下、ＳｉＯ2 膜耐
圧の低下、ＴＤＤＢ（Time-Dependent Dielectric Brea
kdown ）の劣化等が起こることが報告されている（P.O.
Hahn,Journal of Vac.,Sci.,Tecnol.,A2(2) 1984 p.57
4；M.Miyashita,1991 Symposium on VLSI Technology,
p.45参照）。ＳＯＩウェーハでは、未だこうした報告は
ないが、同じようなデバイス特性の劣化がおこることが
予想される。
【０００７】ところで、Ｓｉウェーハをドライ酸化した
場合に形成されるＳｉ／ＳｉＯ2 界面の凹凸は、ウエッ
ト酸化の場合よりも小さくなることが知られている（M.
Niwa,Japanese Journal of Applied Physics,Vol.28,N
o.12,1989,p.L2320参照）。従って、理想的には、デバ
イス作製用のＳｉウェーハ３２をドライ酸化して、ＳＯ
Ｉ層３２ａと支持基板用のＳｉウェーハ３６との間のＳ
ｉＯ2 膜を形成することが望ましい。
場合に形成されるＳｉ／ＳｉＯ2 界面の凹凸は、ウエッ
ト酸化の場合よりも小さくなることが知られている（M.
Niwa,Japanese Journal of Applied Physics,Vol.28,N
o.12,1989,p.L2320参照）。従って、理想的には、デバ
イス作製用のＳｉウェーハ３２をドライ酸化して、ＳＯ
Ｉ層３２ａと支持基板用のＳｉウェーハ３６との間のＳ
ｉＯ2 膜を形成することが望ましい。
【０００８】しかし、以下の理由により、現在はウエッ
ト酸化によりＳＯＩ層３２ａと支持基板用のＳｉウェー
ハ３６との間のＳｉＯ2 膜３４を形成している。なお、
ここで図７に、ウエット酸化とドライ酸化の酸化速度を
示す（Helmut F.Wolf, International Series of Monog
raphs on Semiconductors",Pergamion Press,p.549参
照）。
ト酸化によりＳＯＩ層３２ａと支持基板用のＳｉウェー
ハ３６との間のＳｉＯ2 膜３４を形成している。なお、
ここで図７に、ウエット酸化とドライ酸化の酸化速度を
示す（Helmut F.Wolf, International Series of Monog
raphs on Semiconductors",Pergamion Press,p.549参
照）。
【０００９】ＳｉＯ2 膜３４の厚さは約１μｍである。
これは、寄生容量を低減するためにある程度の酸化膜の
厚みが必要なためである。従って、この厚さ１μｍＳｉ
Ｏ2膜を形成するのに、図７のグラフから明らかなよう
に、ドライ酸化では例えば温度１２００℃で約１０００
分の時間がかかる。酸化温度を１１００℃、又は１００
０℃と低下させるともっと時間がかかってしまう。とて
も、産業上の実用レベルで使用できる方法でない。
これは、寄生容量を低減するためにある程度の酸化膜の
厚みが必要なためである。従って、この厚さ１μｍＳｉ
Ｏ2膜を形成するのに、図７のグラフから明らかなよう
に、ドライ酸化では例えば温度１２００℃で約１０００
分の時間がかかる。酸化温度を１１００℃、又は１００
０℃と低下させるともっと時間がかかってしまう。とて
も、産業上の実用レベルで使用できる方法でない。
【００１０】このため、従来においては、ＳＯＩ層３２
ａとＳｉＯ2 膜３４とのＳｉ／ＳｉＯ2 界面に大きな凹
凸が形成されてデバイス特性の劣化等が起こるおそれが
あるにも拘らず、ウエット酸化により、ＳＯＩ層３２ａ
と支持基板用のＳｉウェーハ３６との間に挟まれたＳｉ
Ｏ2 膜３４を形成していた。そこで本発明は、シリコン
ウェーハ上に所望の膜厚のシリコン酸化膜を実用レベル
で形成することができ、且つ、シリコンウェーハとシリ
コン酸化膜との界面の凹凸を小さくすることができる半
導体装置の製造方法を提供することを目的とする。
ａとＳｉＯ2 膜３４とのＳｉ／ＳｉＯ2 界面に大きな凹
凸が形成されてデバイス特性の劣化等が起こるおそれが
あるにも拘らず、ウエット酸化により、ＳＯＩ層３２ａ
と支持基板用のＳｉウェーハ３６との間に挟まれたＳｉ
Ｏ2 膜３４を形成していた。そこで本発明は、シリコン
ウェーハ上に所望の膜厚のシリコン酸化膜を実用レベル
で形成することができ、且つ、シリコンウェーハとシリ
コン酸化膜との界面の凹凸を小さくすることができる半
導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】シリコンウェーハ上にシ
リコン酸化膜を形成する場合に、温度９００℃以上のド
ライ酸化を用いると、シリコンウェーハとシリコン酸化
膜との界面の凹凸は小さくなり、平坦化される。他方、
ウエット酸化又は気相成長法を用いると、界面の凹凸は
ドライ酸化の場合と比較して大きくなるが、その反面、
シリコン酸化膜の酸化速度又は成長速度はドライ酸化と
比較して極めて速く、比較的短時間で所望の膜厚を得る
ことができる。
リコン酸化膜を形成する場合に、温度９００℃以上のド
ライ酸化を用いると、シリコンウェーハとシリコン酸化
膜との界面の凹凸は小さくなり、平坦化される。他方、
ウエット酸化又は気相成長法を用いると、界面の凹凸は
ドライ酸化の場合と比較して大きくなるが、その反面、
シリコン酸化膜の酸化速度又は成長速度はドライ酸化と
比較して極めて速く、比較的短時間で所望の膜厚を得る
ことができる。
【００１２】従って、上記課題は、デバイス作製用の第
１のシリコンウェーハをウエット酸化した後、ドライ酸
化して、前記第１のシリコンウェーハ上にシリコン酸化
膜を形成する工程と、前記第１のシリコンウェーハ上の
前記シリコン酸化膜と支持基板用の第２のシリコンウェ
ーハとを張り合わせる工程とを有することを特徴とする
半導体装置の製造方法によって達成される。
１のシリコンウェーハをウエット酸化した後、ドライ酸
化して、前記第１のシリコンウェーハ上にシリコン酸化
膜を形成する工程と、前記第１のシリコンウェーハ上の
前記シリコン酸化膜と支持基板用の第２のシリコンウェ
ーハとを張り合わせる工程とを有することを特徴とする
半導体装置の製造方法によって達成される。
【００１３】また、デバイス作製用の第１のシリコンウ
ェーハをドライ酸化して、前記第１のシリコンウェーハ
上に第１のシリコン酸化膜を形成する工程と、前記第１
のシリコンウェーハ上の前記第１のシリコン酸化膜上
に、気相成長法により、第２のシリコン酸化膜を形成す
る工程と、前記第１のシリコンウェーハ上の前記第２の
シリコン酸化膜と支持基板用の第２のシリコンウェーハ
とを張り合わせる工程とを有することを特徴とする半導
体装置の製造方法によって達成される。
ェーハをドライ酸化して、前記第１のシリコンウェーハ
上に第１のシリコン酸化膜を形成する工程と、前記第１
のシリコンウェーハ上の前記第１のシリコン酸化膜上
に、気相成長法により、第２のシリコン酸化膜を形成す
る工程と、前記第１のシリコンウェーハ上の前記第２の
シリコン酸化膜と支持基板用の第２のシリコンウェーハ
とを張り合わせる工程とを有することを特徴とする半導
体装置の製造方法によって達成される。
【００１４】また、デバイス作製用の第１のシリコンウ
ェーハをドライ酸化して、前記第１のシリコンウェーハ
上に第１のシリコン酸化膜を形成する工程と、支持基板
用の第２のシリコンウェーハをウエット酸化して、前記
第２のシリコンウェーハ上に第２のシリコン酸化膜を形
成する工程と、前記第１のシリコンウェーハ上の前記第
１のシリコン酸化膜と前記第２のシリコンウェーハ上の
前記第２のシリコン酸化膜とを張り合わせる工程とを有
することを特徴とする半導体装置の製造方法によって達
成される。
ェーハをドライ酸化して、前記第１のシリコンウェーハ
上に第１のシリコン酸化膜を形成する工程と、支持基板
用の第２のシリコンウェーハをウエット酸化して、前記
第２のシリコンウェーハ上に第２のシリコン酸化膜を形
成する工程と、前記第１のシリコンウェーハ上の前記第
１のシリコン酸化膜と前記第２のシリコンウェーハ上の
前記第２のシリコン酸化膜とを張り合わせる工程とを有
することを特徴とする半導体装置の製造方法によって達
成される。
【００１５】また、デバイス作製用の第１のシリコンウ
ェーハをドライ酸化して、前記第１のシリコンウェーハ
上に第１のシリコン酸化膜を形成する工程と、支持基板
用の第２のシリコンウェーハ上に、気相成長法により、
第２のシリコン酸化膜を形成する工程と、前記第１のシ
リコンウェーハ上の前記第１のシリコン酸化膜と前記第
２のシリコンウェーハ上の前記第２のシリコン酸化膜と
を張り合わせる工程とを有することを特徴とする半導体
装置の製造方法によって達成される。
ェーハをドライ酸化して、前記第１のシリコンウェーハ
上に第１のシリコン酸化膜を形成する工程と、支持基板
用の第２のシリコンウェーハ上に、気相成長法により、
第２のシリコン酸化膜を形成する工程と、前記第１のシ
リコンウェーハ上の前記第１のシリコン酸化膜と前記第
２のシリコンウェーハ上の前記第２のシリコン酸化膜と
を張り合わせる工程とを有することを特徴とする半導体
装置の製造方法によって達成される。
【００１６】また、上記の半導体装置の製造方法におい
て、前記第１のシリコンウェーハをドライ酸化する温度
が、９５０℃以上であることを特徴とする半導体装置の
製造方法によって達成される。
て、前記第１のシリコンウェーハをドライ酸化する温度
が、９５０℃以上であることを特徴とする半導体装置の
製造方法によって達成される。
【００１７】
【作用】本発明は、シリコン酸化膜を間に挟んでデバイ
ス作製用の第１のシリコンウェーハと支持基板用の第２
のシリコンウェーハとを張り合わせることによりＳＯＩ
ウェーハを製作する半導体装置の製造方法において、第
１のシリコンウェーハと接する側のシリコン酸化膜をド
ライ酸化によって形成するため、デバイス特性に影響を
与える第１のシリコンウェーハとの界面の凹凸を小さく
することができると共に、第２のシリコンウェーハと接
する側のシリコン酸化膜をウエット酸化又は気相成長法
によって形成するため、所望の厚さを実用レベルで比較
的容易に確保することができる。
ス作製用の第１のシリコンウェーハと支持基板用の第２
のシリコンウェーハとを張り合わせることによりＳＯＩ
ウェーハを製作する半導体装置の製造方法において、第
１のシリコンウェーハと接する側のシリコン酸化膜をド
ライ酸化によって形成するため、デバイス特性に影響を
与える第１のシリコンウェーハとの界面の凹凸を小さく
することができると共に、第２のシリコンウェーハと接
する側のシリコン酸化膜をウエット酸化又は気相成長法
によって形成するため、所望の厚さを実用レベルで比較
的容易に確保することができる。
【００１８】
【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図１は本発明の第１の実施例による張
り合わせＳＯＩウェーハの作製方法を説明するための工
程図である。デバイス作製用の厚さ６２５μｍのＳｉウ
ェーハ１２を、温度１１００℃、時間２５０分の酸化条
件でウエット酸化して、Ｓｉウェーハ１２上に厚さ約１
μｍのＳｉＯ2 膜１４を形成する。このときの酸化速度
は、ドライ酸化と比較して５〜１０倍も速いため、比較
的短時間で所望の膜厚を得ることができる。
体的に説明する。図１は本発明の第１の実施例による張
り合わせＳＯＩウェーハの作製方法を説明するための工
程図である。デバイス作製用の厚さ６２５μｍのＳｉウ
ェーハ１２を、温度１１００℃、時間２５０分の酸化条
件でウエット酸化して、Ｓｉウェーハ１２上に厚さ約１
μｍのＳｉＯ2 膜１４を形成する。このときの酸化速度
は、ドライ酸化と比較して５〜１０倍も速いため、比較
的短時間で所望の膜厚を得ることができる。
【００１９】続いて、例えば温度１１００℃、時間３５
分の酸化条件でドライ酸化して、Ｓｉウェーハ１２とＳ
ｉＯ2 膜１４との界面に、厚さ約５０ｎｍのＳｉＯ2 膜
１６を形成する。次いで、Ｓｉウェーハ１２上のＳｉＯ
2 膜１４と、別に用意した支持基板用の厚さ６２５μｍ
のＳｉウェーハ１８とを張り合わせる。そして例えばＮ
2 雰囲気中で、温度１０００℃、時間３０分の条件で熱
処理をする。
分の酸化条件でドライ酸化して、Ｓｉウェーハ１２とＳ
ｉＯ2 膜１４との界面に、厚さ約５０ｎｍのＳｉＯ2 膜
１６を形成する。次いで、Ｓｉウェーハ１２上のＳｉＯ
2 膜１４と、別に用意した支持基板用の厚さ６２５μｍ
のＳｉウェーハ１８とを張り合わせる。そして例えばＮ
2 雰囲気中で、温度１０００℃、時間３０分の条件で熱
処理をする。
【００２０】次いで、Ｓｉウェーハ１２を研削及び研磨
し、厚さ約１μｍにまで薄膜化して、ＳＯＩ層１２ａを
形成する。こうして支持基板用のＳｉウェーハ１８上に
ＳｉＯ2 膜１６及びＳｉＯ2 膜１４を介して厚さ約１μ
ｍのＳＯＩ層１２ａが形成されたＳＯＩウェーハを作製
する。
し、厚さ約１μｍにまで薄膜化して、ＳＯＩ層１２ａを
形成する。こうして支持基板用のＳｉウェーハ１８上に
ＳｉＯ2 膜１６及びＳｉＯ2 膜１４を介して厚さ約１μ
ｍのＳＯＩ層１２ａが形成されたＳＯＩウェーハを作製
する。
【００２１】次に、図２を用いて、Ｓｉウェーハ１２上
にＳｉＯ2 膜１４、１６を形成したときのＳｉ／ＳｉＯ
2 界面の変化を示す。なお、図２では、ＳｉＯ2 膜１
４、１６が下側になり、Ｓｉウェーハ１２が上側になる
配置で示している。Ｓｉウェーハ１２をウエット酸化し
て厚さ約１μｍのＳｉＯ2 膜１４を形成したときのＳｉ
／ＳｉＯ2 界面は、図２（ａ）に示されるように、周期
が約２５ｎｍ程度で、振幅が約５ｎｍ程度の大きなＳｉ
／ＳｉＯ2 の凹凸が形成される。
にＳｉＯ2 膜１４、１６を形成したときのＳｉ／ＳｉＯ
2 界面の変化を示す。なお、図２では、ＳｉＯ2 膜１
４、１６が下側になり、Ｓｉウェーハ１２が上側になる
配置で示している。Ｓｉウェーハ１２をウエット酸化し
て厚さ約１μｍのＳｉＯ2 膜１４を形成したときのＳｉ
／ＳｉＯ2 界面は、図２（ａ）に示されるように、周期
が約２５ｎｍ程度で、振幅が約５ｎｍ程度の大きなＳｉ
／ＳｉＯ2 の凹凸が形成される。
【００２２】続いて、ドライ酸化すると、図２（ｂ）に
示されるように、Ｓｉウェーハ１２とＳｉＯ2 膜１４と
の界面に厚さ約５０ｎｍのＳｉＯ2 膜１６が形成され、
Ｓｉウェーハ１２とこのＳｉＯ2 膜１６とのＳｉ／Ｓｉ
Ｏ2 界面の凹凸は振幅が１ｎｍ程度に減少し、ドライ酸
化のみによって得られたＳｉ／ＳｉＯ2 界面の凹凸とほ
ぼ同じレベルになる。
示されるように、Ｓｉウェーハ１２とＳｉＯ2 膜１４と
の界面に厚さ約５０ｎｍのＳｉＯ2 膜１６が形成され、
Ｓｉウェーハ１２とこのＳｉＯ2 膜１６とのＳｉ／Ｓｉ
Ｏ2 界面の凹凸は振幅が１ｎｍ程度に減少し、ドライ酸
化のみによって得られたＳｉ／ＳｉＯ2 界面の凹凸とほ
ぼ同じレベルになる。
【００２３】このように本実施例によれば、デバイス作
製用のＳｉウェーハ１２をウエット酸化することによ
り、所望の厚さのＳｉＯ2 膜１４を実用レベルで比較的
容易にで形成することができ、続いてドライ酸化するこ
とにより、Ｓｉウェーハ１２とＳｉＯ2 膜１４との界面
にＳｉＯ2 膜１６を形成して、デバイス特性に影響を与
えるＳｉ／ＳｉＯ2 界面の凹凸を小さくすることができ
るため、支持基板用のＳｉウェーハ１８とＳＯＩ層１２
ａとの間に、所望の膜厚をもち、且つＳＯＩ層１２ａと
の界面の凹凸の小さいＳｉＯ2 膜１４、１６を有するＳ
ＯＩウェーハを作製することができる。
製用のＳｉウェーハ１２をウエット酸化することによ
り、所望の厚さのＳｉＯ2 膜１４を実用レベルで比較的
容易にで形成することができ、続いてドライ酸化するこ
とにより、Ｓｉウェーハ１２とＳｉＯ2 膜１４との界面
にＳｉＯ2 膜１６を形成して、デバイス特性に影響を与
えるＳｉ／ＳｉＯ2 界面の凹凸を小さくすることができ
るため、支持基板用のＳｉウェーハ１８とＳＯＩ層１２
ａとの間に、所望の膜厚をもち、且つＳＯＩ層１２ａと
の界面の凹凸の小さいＳｉＯ2 膜１４、１６を有するＳ
ＯＩウェーハを作製することができる。
【００２４】従って、ＳＯＩ層１２ａの寄生容量を低減
することができると共に、ＳＯＩ層１２ａ上に形成する
デバイスにおける移動度の低下、ＳｉＯ2 膜耐圧の低
下、ＴＤＤＢの劣化等の発生を防止することができる。
次に、本発明の第２の実施例による張り合わせＳＯＩウ
ェーハの作製方法を、図３に示す工程図を用いて説明す
る。
することができると共に、ＳＯＩ層１２ａ上に形成する
デバイスにおける移動度の低下、ＳｉＯ2 膜耐圧の低
下、ＴＤＤＢの劣化等の発生を防止することができる。
次に、本発明の第２の実施例による張り合わせＳＯＩウ
ェーハの作製方法を、図３に示す工程図を用いて説明す
る。
【００２５】なお、上記図１に示すものと同一の構成要
素には同一の符号を付して説明を省略する。デバイス作
製用のＳｉウェーハ１２を、温度１１００℃、時間３５
分の酸化条件でドライ酸化して、Ｓｉウェーハ１２上に
厚さ約５０ｎｍのＳｉＯ2 膜２０を形成する。このと
き、Ｓｉウェーハ１２上のＳｉＯ2 膜２０はドライ酸化
のみによって形成されたものであるため、Ｓｉウェーハ
１２とＳｉＯ2 膜２０とのＳｉ／ＳｉＯ2 界面の凹凸は
振幅１ｎｍ程度と十分に小さい。
素には同一の符号を付して説明を省略する。デバイス作
製用のＳｉウェーハ１２を、温度１１００℃、時間３５
分の酸化条件でドライ酸化して、Ｓｉウェーハ１２上に
厚さ約５０ｎｍのＳｉＯ2 膜２０を形成する。このと
き、Ｓｉウェーハ１２上のＳｉＯ2 膜２０はドライ酸化
のみによって形成されたものであるため、Ｓｉウェーハ
１２とＳｉＯ2 膜２０とのＳｉ／ＳｉＯ2 界面の凹凸は
振幅１ｎｍ程度と十分に小さい。
【００２６】次いで、ＣＶＤ（Chemical Vapor Deposit
ion ）法により、各ガス流量がＳｉＨ4 （シラン）＝
２．０ｌ／ｍｉｎ，Ｏ2 （酸素）＝１．２ｌ／ｍｉｎ，
Ｎ2 ＝１３．８ｌ／ｍｉｎ、ウェーハ温度４００℃、堆
積時間２７分の堆積条件で、Ｓｉウェーハ１２上のＳｉ
Ｏ2 膜２０上に、厚さ１μｍ程度のＳｉＯ2 膜２２を堆
積する。このとき、ＳｉＯ2 膜２２の堆積により、Ｓｉ
ウェーハ１２とＳｉＯ2膜２０とのＳｉ／ＳｉＯ2 界面
が影響を受けることはないため、その界面の凹凸は小さ
いままに保たれる。
ion ）法により、各ガス流量がＳｉＨ4 （シラン）＝
２．０ｌ／ｍｉｎ，Ｏ2 （酸素）＝１．２ｌ／ｍｉｎ，
Ｎ2 ＝１３．８ｌ／ｍｉｎ、ウェーハ温度４００℃、堆
積時間２７分の堆積条件で、Ｓｉウェーハ１２上のＳｉ
Ｏ2 膜２０上に、厚さ１μｍ程度のＳｉＯ2 膜２２を堆
積する。このとき、ＳｉＯ2 膜２２の堆積により、Ｓｉ
ウェーハ１２とＳｉＯ2膜２０とのＳｉ／ＳｉＯ2 界面
が影響を受けることはないため、その界面の凹凸は小さ
いままに保たれる。
【００２７】次いで、Ｓｉウェーハ１２上のＳｉＯ2 膜
２２と支持基板用のＳｉウェーハ１８とを張り合わせ、
Ｎ2 雰囲気中で、温度１０００℃、時間３０分の条件で
熱処理をする。更に、Ｓｉウェーハ１２を研削及び研磨
し、厚さ約１μｍにまで薄膜化して、ＳＯＩ層１２ａを
形成する。こうして支持基板用のＳｉウェーハ１８上に
ＳｉＯ2 膜２０及びＳｉＯ2 膜２２を介して厚さ約１μ
ｍのＳＯＩ層１２ａが形成されたＳＯＩウェーハを作製
する。
２２と支持基板用のＳｉウェーハ１８とを張り合わせ、
Ｎ2 雰囲気中で、温度１０００℃、時間３０分の条件で
熱処理をする。更に、Ｓｉウェーハ１２を研削及び研磨
し、厚さ約１μｍにまで薄膜化して、ＳＯＩ層１２ａを
形成する。こうして支持基板用のＳｉウェーハ１８上に
ＳｉＯ2 膜２０及びＳｉＯ2 膜２２を介して厚さ約１μ
ｍのＳＯＩ層１２ａが形成されたＳＯＩウェーハを作製
する。
【００２８】このように本実施例によれば、デバイス作
製用のＳｉウェーハ１２をドライ酸化することにより、
デバイス特性に影響を与えるＳｉウェーハ１２とＳｉＯ
2 膜２０とのＳｉ／ＳｉＯ2 界面の凹凸を小さくするこ
とができ、続いてＣＶＤ法により、ＳｉＯ2 膜２０上に
所望の厚さのＳｉＯ2 膜２２を実用レベルで比較的容易
にで形成することができるため、上記第１の実施例と同
様の効果を奏することができる。
製用のＳｉウェーハ１２をドライ酸化することにより、
デバイス特性に影響を与えるＳｉウェーハ１２とＳｉＯ
2 膜２０とのＳｉ／ＳｉＯ2 界面の凹凸を小さくするこ
とができ、続いてＣＶＤ法により、ＳｉＯ2 膜２０上に
所望の厚さのＳｉＯ2 膜２２を実用レベルで比較的容易
にで形成することができるため、上記第１の実施例と同
様の効果を奏することができる。
【００２９】次に、本発明の第３の実施例による張り合
わせＳＯＩウェーハの作製方法を、図４に示す工程図を
用いて説明する。なお、上記図３に示すものと同一の構
成要素には同一の符号を付して説明を省略する。デバイ
ス作製用のＳｉウェーハ１２を、温度１１００℃、時間
３５分の酸化条件でドライ酸化して、Ｓｉウェーハ１２
上に厚さ約５０ｎｍのＳｉＯ2 膜２０を形成する。この
とき、上記第２の実施例と同様に、Ｓｉウェーハ１２と
ＳｉＯ2膜２０とのＳｉ／ＳｉＯ2 界面の凹凸は振幅１
ｎｍ程度と十分に小さい。
わせＳＯＩウェーハの作製方法を、図４に示す工程図を
用いて説明する。なお、上記図３に示すものと同一の構
成要素には同一の符号を付して説明を省略する。デバイ
ス作製用のＳｉウェーハ１２を、温度１１００℃、時間
３５分の酸化条件でドライ酸化して、Ｓｉウェーハ１２
上に厚さ約５０ｎｍのＳｉＯ2 膜２０を形成する。この
とき、上記第２の実施例と同様に、Ｓｉウェーハ１２と
ＳｉＯ2膜２０とのＳｉ／ＳｉＯ2 界面の凹凸は振幅１
ｎｍ程度と十分に小さい。
【００３０】次いで、支持基板用のＳｉウェーハ１８
を、温度１１００℃、時間２５０分の酸化条件でウエッ
ト酸化して、Ｓｉウェーハ１８上に厚さ約１μｍのＳｉ
Ｏ2 膜２４を形成する。このときのウエット酸化の酸化
速度は、ドライ酸化と比較して５〜１０倍も速いため、
比較的短時間で所望の膜厚を得ることができる。なお、
Ｓｉウェーハ１８とＳｉＯ2 膜２４とのＳｉ／ＳｉＯ2
界面には上記図２（ａ）の場合と同様に大きな凹凸が形
成されるが、このＳｉ／ＳｉＯ2 界面はデバイスの動作
領域ではないため、デバイス特性に悪影響は与えること
はない。
を、温度１１００℃、時間２５０分の酸化条件でウエッ
ト酸化して、Ｓｉウェーハ１８上に厚さ約１μｍのＳｉ
Ｏ2 膜２４を形成する。このときのウエット酸化の酸化
速度は、ドライ酸化と比較して５〜１０倍も速いため、
比較的短時間で所望の膜厚を得ることができる。なお、
Ｓｉウェーハ１８とＳｉＯ2 膜２４とのＳｉ／ＳｉＯ2
界面には上記図２（ａ）の場合と同様に大きな凹凸が形
成されるが、このＳｉ／ＳｉＯ2 界面はデバイスの動作
領域ではないため、デバイス特性に悪影響は与えること
はない。
【００３１】次いで、Ｓｉウェーハ１２上のＳｉＯ2 膜
２０と支持基板用のＳｉウェーハ１８上のＳｉＯ2 膜２
４とを張り合わせ、Ｎ2 雰囲気中で、温度１０００℃、
時間３０分の条件で熱処理をする。更に、Ｓｉウェーハ
１２を研削及び研磨し、厚さ約１μｍにまで薄膜化し
て、ＳＯＩ層１２ａを形成する。こうして支持基板用の
Ｓｉウェーハ１８上にＳｉＯ2 膜２０及びＳｉＯ2 膜２
４を介して厚さ約１μｍのＳＯＩ層１２ａが形成された
ＳＯＩウェーハを作製する。
２０と支持基板用のＳｉウェーハ１８上のＳｉＯ2 膜２
４とを張り合わせ、Ｎ2 雰囲気中で、温度１０００℃、
時間３０分の条件で熱処理をする。更に、Ｓｉウェーハ
１２を研削及び研磨し、厚さ約１μｍにまで薄膜化し
て、ＳＯＩ層１２ａを形成する。こうして支持基板用の
Ｓｉウェーハ１８上にＳｉＯ2 膜２０及びＳｉＯ2 膜２
４を介して厚さ約１μｍのＳＯＩ層１２ａが形成された
ＳＯＩウェーハを作製する。
【００３２】このように本実施例によれば、デバイス作
製用のＳｉウェーハ１２をドライ酸化することにより、
デバイス特性に影響を与えるＳｉウェーハ１２とＳｉＯ
2 膜２０とのＳｉ／ＳｉＯ2 界面の凹凸を小さくするこ
とができ、また支持基板用のＳｉウェーハ１８をウエッ
ト酸化することにより、所望の厚さのＳｉＯ2 膜２２を
実用レベルで比較的容易にで形成することができきるた
め、支持基板用のＳｉウェーハ１８とＳＯＩ層１２ａと
の間に、所望の膜厚をもち、且つＳＯＩ層１２ａとの界
面の凹凸の小さいＳｉＯ2 膜２０、２４を有するＳＯＩ
ウェーハを作製することができ、従って上記第１又は第
２の実施例と同様の効果を奏することができる。
製用のＳｉウェーハ１２をドライ酸化することにより、
デバイス特性に影響を与えるＳｉウェーハ１２とＳｉＯ
2 膜２０とのＳｉ／ＳｉＯ2 界面の凹凸を小さくするこ
とができ、また支持基板用のＳｉウェーハ１８をウエッ
ト酸化することにより、所望の厚さのＳｉＯ2 膜２２を
実用レベルで比較的容易にで形成することができきるた
め、支持基板用のＳｉウェーハ１８とＳＯＩ層１２ａと
の間に、所望の膜厚をもち、且つＳＯＩ層１２ａとの界
面の凹凸の小さいＳｉＯ2 膜２０、２４を有するＳＯＩ
ウェーハを作製することができ、従って上記第１又は第
２の実施例と同様の効果を奏することができる。
【００３３】次に、本発明の第４の実施例による張り合
わせＳＯＩウェーハの作製方法を、図５に示す工程図を
用いて説明する。なお、上記図４に示すものと同一の構
成要素には同一の符号を付して説明を省略する。ドライ
酸化により、デバイス作製用のＳｉウェーハ１２上に厚
さ約５０ｎｍのＳｉＯ2 膜２０を形成する。このとき、
上記第３の実施例と同様に、Ｓｉウェーハ１２とＳｉＯ
2 膜２０とのＳｉ／ＳｉＯ2 界面の凹凸は振幅１ｎｍ程
度と十分に小さい。
わせＳＯＩウェーハの作製方法を、図５に示す工程図を
用いて説明する。なお、上記図４に示すものと同一の構
成要素には同一の符号を付して説明を省略する。ドライ
酸化により、デバイス作製用のＳｉウェーハ１２上に厚
さ約５０ｎｍのＳｉＯ2 膜２０を形成する。このとき、
上記第３の実施例と同様に、Ｓｉウェーハ１２とＳｉＯ
2 膜２０とのＳｉ／ＳｉＯ2 界面の凹凸は振幅１ｎｍ程
度と十分に小さい。
【００３４】次いで、ＣＶＤ法により、支持基板用のＳ
ｉウェーハ１８上に、厚さ１μｍ程度のＳｉＯ2 膜２６
を堆積する。このとき、ＣＶＤ法による成長速度は、ド
ライ酸化と比較して速いため、比較的短時間で所望の膜
厚を得ることができる。なお、Ｓｉウェーハ１８とＳｉ
Ｏ2 膜２６とのＳｉ／ＳｉＯ2 界面はドライ酸化の場合
のように良好ではないが、このＳｉ／ＳｉＯ2 界面はデ
バイスの動作領域ではないため、デバイス特性に悪影響
は与えることはない。
ｉウェーハ１８上に、厚さ１μｍ程度のＳｉＯ2 膜２６
を堆積する。このとき、ＣＶＤ法による成長速度は、ド
ライ酸化と比較して速いため、比較的短時間で所望の膜
厚を得ることができる。なお、Ｓｉウェーハ１８とＳｉ
Ｏ2 膜２６とのＳｉ／ＳｉＯ2 界面はドライ酸化の場合
のように良好ではないが、このＳｉ／ＳｉＯ2 界面はデ
バイスの動作領域ではないため、デバイス特性に悪影響
は与えることはない。
【００３５】次いで、Ｓｉウェーハ１２上のＳｉＯ2 膜
２０と支持基板用のＳｉウェーハ１８上のＳｉＯ2 膜２
６とを張り合わせ、Ｎ2 雰囲気中で、温度１０００℃、
時間３０分の条件で熱処理をする。更に、Ｓｉウェーハ
１２を研削及び研磨し、厚さ約１μｍにまで薄膜化し
て、ＳＯＩ層１２ａを形成する。こうして支持基板用の
Ｓｉウェーハ１８上にＳｉＯ2 膜２０及びＳｉＯ2 膜２
６を介して厚さ約１μｍのＳＯＩ層１２ａが形成された
ＳＯＩウェーハを作製する。
２０と支持基板用のＳｉウェーハ１８上のＳｉＯ2 膜２
６とを張り合わせ、Ｎ2 雰囲気中で、温度１０００℃、
時間３０分の条件で熱処理をする。更に、Ｓｉウェーハ
１２を研削及び研磨し、厚さ約１μｍにまで薄膜化し
て、ＳＯＩ層１２ａを形成する。こうして支持基板用の
Ｓｉウェーハ１８上にＳｉＯ2 膜２０及びＳｉＯ2 膜２
６を介して厚さ約１μｍのＳＯＩ層１２ａが形成された
ＳＯＩウェーハを作製する。
【００３６】このように本実施例によれば、デバイス作
製用のＳｉウェーハ１２をドライ酸化することにより、
デバイス特性に影響を与えるＳｉウェーハ１２とＳｉＯ
2 膜２０とのＳｉ／ＳｉＯ2 界面の凹凸を小さくするこ
とができ、またＣＶＤ法により、支持基板用のＳｉウェ
ーハ１８上に所望の厚さのＳｉＯ2 膜２６を実用レベル
で比較的容易にで形成することができきるため、上記第
１乃至第３の実施例と同様の効果を奏することができ
る。
製用のＳｉウェーハ１２をドライ酸化することにより、
デバイス特性に影響を与えるＳｉウェーハ１２とＳｉＯ
2 膜２０とのＳｉ／ＳｉＯ2 界面の凹凸を小さくするこ
とができ、またＣＶＤ法により、支持基板用のＳｉウェ
ーハ１８上に所望の厚さのＳｉＯ2 膜２６を実用レベル
で比較的容易にで形成することができきるため、上記第
１乃至第３の実施例と同様の効果を奏することができ
る。
【００３７】
【発明の効果】以上のように本発明によれば、シリコン
酸化膜を間に挟んでデバイス作製用の第１のシリコンウ
ェーハと支持基板用の第２のシリコンウェーハとを張り
合わせるＳＯＩウェーハの製作方法において、第１のシ
リコンウェーハと接する側のシリコン酸化膜をドライ酸
化によって形成することにより、デバイス特性に影響を
与える第１のシリコンウェーハとの界面の凹凸を小さく
することができると共に、第２のシリコンウェーハと接
する側のシリコン酸化膜をウエット酸化又は気相成長法
によって形成することにより、所望の厚さを実用レベル
で比較的容易に確保することができる。
酸化膜を間に挟んでデバイス作製用の第１のシリコンウ
ェーハと支持基板用の第２のシリコンウェーハとを張り
合わせるＳＯＩウェーハの製作方法において、第１のシ
リコンウェーハと接する側のシリコン酸化膜をドライ酸
化によって形成することにより、デバイス特性に影響を
与える第１のシリコンウェーハとの界面の凹凸を小さく
することができると共に、第２のシリコンウェーハと接
する側のシリコン酸化膜をウエット酸化又は気相成長法
によって形成することにより、所望の厚さを実用レベル
で比較的容易に確保することができる。
【００３８】これにより、デバイス作製用の第１のシリ
コンウェーハと支持基板用の第２のシリコンウェーハと
の間に、所望の膜厚をもち、且つデバイス作製用の第１
のシリコンウェーハとの界面の凹凸が小さいシリコン酸
化膜を有するＳＯＩウェーハを作製することができるた
め、寄生容量を低減することができると共に、ＳＯＩウ
ェーハに形成するデバイス特性の劣化等を防止すること
ができる。
コンウェーハと支持基板用の第２のシリコンウェーハと
の間に、所望の膜厚をもち、且つデバイス作製用の第１
のシリコンウェーハとの界面の凹凸が小さいシリコン酸
化膜を有するＳＯＩウェーハを作製することができるた
め、寄生容量を低減することができると共に、ＳＯＩウ
ェーハに形成するデバイス特性の劣化等を防止すること
ができる。
【図１】本発明の第１の実施例による張り合わせＳＯＩ
ウェーハの作製方法を説明するための工程図である。
ウェーハの作製方法を説明するための工程図である。
【図２】図１の工程におけるＳｉ／ＳｉＯ2 界面の変化
を示す模式図である。
を示す模式図である。
【図３】本発明の第２の実施例による張り合わせＳＯＩ
ウェーハの作製方法を説明するための工程図である。
ウェーハの作製方法を説明するための工程図である。
【図４】本発明の第３の実施例による張り合わせＳＯＩ
ウェーハの作製方法を説明するための工程図である。
ウェーハの作製方法を説明するための工程図である。
【図５】本発明の第４の実施例による張り合わせＳＯＩ
ウェーハの作製方法を説明するための工程図である。
ウェーハの作製方法を説明するための工程図である。
【図６】従来の張り合わせＳＯＩウェーハの作製方法を
説明するための工程図である。
説明するための工程図である。
【図７】ウエット酸化とドライ酸化の酸化速度を示すグ
ラフである。
ラフである。
【符号の説明】 １２、３２…デバイス作製用のＳｉウェーハ １２ａ、３２ａ…ＳＯＩ層 １４、１６、２０、２２、２４、２６、３４…ＳｉＯ2
膜 １８、３６…支持基板用のＳｉウェーハ
膜 １８、３６…支持基板用のＳｉウェーハ
Claims (5)
- 【請求項１】 デバイス作製用の第１のシリコンウェー
ハをウエット酸化した後、ドライ酸化して、前記第１の
シリコンウェーハ上にシリコン酸化膜を形成する工程
と、 前記第１のシリコンウェーハ上の前記シリコン酸化膜と
支持基板用の第２のシリコンウェーハとを張り合わせる
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 デバイス作製用の第１のシリコンウェー
ハをドライ酸化して、前記第１のシリコンウェーハ上に
第１のシリコン酸化膜を形成する工程と、 前記第１のシリコンウェーハ上の前記第１のシリコン酸
化膜上に、気相成長法により、第２のシリコン酸化膜を
形成する工程と、 前記第１のシリコンウェーハ上の前記第２のシリコン酸
化膜と支持基板用の第２のシリコンウェーハとを張り合
わせる工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項３】 デバイス作製用の第１のシリコンウェー
ハをドライ酸化して、前記第１のシリコンウェーハ上に
第１のシリコン酸化膜を形成する工程と、 支持基板用の第２のシリコンウェーハをウエット酸化し
て、前記第２のシリコンウェーハ上に第２のシリコン酸
化膜を形成する工程と、 前記第１のシリコンウェーハ上の前記第１のシリコン酸
化膜と前記第２のシリコンウェーハ上の前記第２のシリ
コン酸化膜とを張り合わせる工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項４】 デバイス作製用の第１のシリコンウェー
ハをドライ酸化して、前記第１のシリコンウェーハ上に
第１のシリコン酸化膜を形成する工程と、 支持基板用の第２のシリコンウェーハ上に、気相成長法
により、第２のシリコン酸化膜を形成する工程と、 前記第１のシリコンウェーハ上の前記第１のシリコン酸
化膜と前記第２のシリコンウェーハ上の前記第２のシリ
コン酸化膜とを張り合わせる工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至４のいずれかに記載の半導
体装置の製造方法において、 前記第１のシリコンウェーハをドライ酸化する温度が、
９５０℃以上であることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1386992A JPH05205987A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1386992A JPH05205987A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05205987A true JPH05205987A (ja) | 1993-08-13 |
Family
ID=11845249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1386992A Withdrawn JPH05205987A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05205987A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062343A1 (en) * | 1999-04-09 | 2000-10-19 | Shin-Etsu Handotai Co., Ltd. | Soi wafer and method for producing soi wafer |
| JP2011029594A (ja) * | 2009-06-22 | 2011-02-10 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
-
1992
- 1992-01-29 JP JP1386992A patent/JPH05205987A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062343A1 (en) * | 1999-04-09 | 2000-10-19 | Shin-Etsu Handotai Co., Ltd. | Soi wafer and method for producing soi wafer |
| US6461939B1 (en) | 1999-04-09 | 2002-10-08 | Shin-Etsu Handotai Co., Ltd. | SOI wafers and methods for producing SOI wafer |
| JP2011029594A (ja) * | 2009-06-22 | 2011-02-10 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |