JPH04199632A - Ｓｏｉウエハ及びその製造方法 - Google Patents
Ｓｏｉウエハ及びその製造方法Info
- Publication number
- JPH04199632A JPH04199632A JP2325972A JP32597290A JPH04199632A JP H04199632 A JPH04199632 A JP H04199632A JP 2325972 A JP2325972 A JP 2325972A JP 32597290 A JP32597290 A JP 32597290A JP H04199632 A JPH04199632 A JP H04199632A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor
- film
- active layer
- soi wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
- H10P36/07—Gettering within semiconductor bodies within silicon bodies of silicon-on-insulator structures
Landscapes
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＳＯＩうエバ及びそれを製造する方法の改良に関し、
簡単な手段を採ることに依り、不′ＩｋＴｈをゲッタリ
ングする為のシンクをもったＳＯＩウエノ＼が得られる
ようにすることを目的とし、 半導体支持基板上に第二の絶縁膜とゲ・ンタリングのシ
ンク膜と第一の絶縁膜と半導体活性層とが順に積層され
てなるよう構成する。
ングする為のシンクをもったＳＯＩウエノ＼が得られる
ようにすることを目的とし、 半導体支持基板上に第二の絶縁膜とゲ・ンタリングのシ
ンク膜と第一の絶縁膜と半導体活性層とが順に積層され
てなるよう構成する。
［産業上の利用分野］
本発明は、ＳＯＩ （ｓｉｌｉｃｏｎ ｏｎ １
ｎｓｕｌａｔｏｒ）ウェハ及びその製造方法の改良に関
する。
ｎｓｕｌａｔｏｒ）ウェハ及びその製造方法の改良に関
する。
ＳＯＩ構造を利用した半導体装置は、接合容量及び配線
容量を低減することができ、従って、素子特性は向上す
る。
容量を低減することができ、従って、素子特性は向上す
る。
ＳＯＩ構造のなかでも、素子が作り込まれる活性層の結
晶性、或いは、従来からの半導体装置の製造プロセスと
の整合性などの面から貼り合わせＳＯＩウェハが注目さ
れているが、未だ、解消されなければならない問題を抱
えている。
晶性、或いは、従来からの半導体装置の製造プロセスと
の整合性などの面から貼り合わせＳＯＩウェハが注目さ
れているが、未だ、解消されなければならない問題を抱
えている。
第７図は従来のＳＯＩウェハを説明する為の要部切断側
面図を表している。
面図を表している。
図に於いて、１はＳｉ活性層、２はＳｉＯ□からなる絶
縁膜、３はＳｔ半導体支持基板をそれぞれ示している。
縁膜、３はＳｔ半導体支持基板をそれぞれ示している。
図示のＳＯＩウェハを作成するには、次のような工程を
採る。
採る。
（１）Ｓｉ活性層１の母体となるＳｉ半導体基板にｍ縁
ＷＡ２を形成する。尚、絶縁膜２はＳｉ半導体支持基板
３側に形成したり、或いは、それ等の両方に形成しても
良い。
ＷＡ２を形成する。尚、絶縁膜２はＳｉ半導体支持基板
３側に形成したり、或いは、それ等の両方に形成しても
良い。
（２）絶縁膜２で覆われたＳｉ半導体基板とＳｔ半導体
支持基板３とを貼り合わせる。
支持基板３とを貼り合わせる。
（３）Ｓｉ半導体基板を研削及び研磨を行って薄膜化さ
れたＳｉ活性層ｌとする。
れたＳｉ活性層ｌとする。
一般に、半導体装置の製造プロセス中では、製造装置や
雰囲気からウェハに重金属などの不純物が入り込んでく
る。その不純物は、半導体装置に於けるリーク電流を増
大させるなど、特性に悪影響を及ぼす為、製造歩留りを
低下させる。
雰囲気からウェハに重金属などの不純物が入り込んでく
る。その不純物は、半導体装置に於けるリーク電流を増
大させるなど、特性に悪影響を及ぼす為、製造歩留りを
低下させる。
通常、前記のようなことが起こらないように、重金属な
どの不純物をウェハのデバイス作成領域外に閉じ込める
、所謂、ゲッタリングを行う。例えば、バルク・ウェハ
の場合、その裏面や中央部分をゲッタリングのシンクと
して用いるようにしている。
どの不純物をウェハのデバイス作成領域外に閉じ込める
、所謂、ゲッタリングを行う。例えば、バルク・ウェハ
の場合、その裏面や中央部分をゲッタリングのシンクと
して用いるようにしている。
然しなから、第７図について説明したＳＯＩウェハの場
合には、絶縁膜２上のＳｉ活性層ｌは全てデバイス作成
領域となるので、ゲッタリングのシンクを設けることが
できない。
合には、絶縁膜２上のＳｉ活性層ｌは全てデバイス作成
領域となるので、ゲッタリングのシンクを設けることが
できない。
従って、不純物はＳｉ活性層１と絶縁膜２との界面に残
り、デバイスの特性を劣化させることになる。
り、デバイスの特性を劣化させることになる。
本発明は、簡単な手段を採ることに依り、不純物をゲッ
タリングする為のシンクをもったＳＯＩウェハが得られ
るようにする。
タリングする為のシンクをもったＳＯＩウェハが得られ
るようにする。
第１図は本発明の詳細な説明する為のＳＯＩウェハの要
部切断側面図を表している。
部切断側面図を表している。
図に於いて、１１は半導体活性層、１２は第一の絶縁膜
、１３は重金属などの不純物に対するシンク膜、１４は
第二の絶縁膜、１５は半導体支持基板をそれぞれ示す。
、１３は重金属などの不純物に対するシンク膜、１４は
第二の絶縁膜、１５は半導体支持基板をそれぞれ示す。
図示のＳＯ■ウェハに於ける第一の絶縁膜１２の膜厚は
半導体活性層ｌｌ中の不純物が半導体装置の製造プロセ
ス中の熱処理でシンク膜１３にまで拡散し得る程度の厚
さとし、また、第二の絶縁膜１２の膜厚はＳＯＩウェハ
としてソフト・エラーや雑音などに対する耐性を充分に
発揮し得る程度にする。
半導体活性層ｌｌ中の不純物が半導体装置の製造プロセ
ス中の熱処理でシンク膜１３にまで拡散し得る程度の厚
さとし、また、第二の絶縁膜１２の膜厚はＳＯＩウェハ
としてソフト・エラーや雑音などに対する耐性を充分に
発揮し得る程度にする。
前記したところから、本発明に依るＳＯＩウェハ及びそ
の製造方法に於いては、 （１）半導体支持基板（例えばＳｉ半導体支持基板１５
）上に第二の絶縁膜（例えばＳｉｎ、からなる第二の絶
縁膜１４）とゲッタリングのシンク膜（例えば多結晶Ｓ
ｉからなるゲッタリングのシンク膜１３）と第一の絶縁
膜（例えばＳｉＯ□からなる第一の絶縁膜１２）と半導
体活性層（例えばＳｉ活性Ｎ１１）とが順に積層されて
なること を特徴とするか、或いは、 （２）前記（１）に於いて、第一の絶縁膜は半導体装置
を製造するプロセス中に半導体活性層に侵入する重金属
等の不純物が通り抜けてゲッタリングのシンク膜に達し
得る厚さ（例えば１１００（ｎ〕以下）であること を特徴とするか、或いは、 （３）半導体基板に第一の絶縁膜とゲッタリングのシン
ク膜と第二の絶縁膜とを順に形成し、次いで、前記半導
体基板に於ける第二の絶縁膜に半導体支持基板を対向さ
せて貼り合わせ、次いで、前記半導体基板を薄膜化し半
導体活性層とする工程 が含まれてなるか、或いは、 （４）表面に第一の絶縁膜とゲッタリングのシンク膜と
を順に形成した半導体基板並びに表面に第二の絶縁膜を
形成した半導体支持基板とを用意し、次いで、前記半導
体基板に於けるゲッタリングのシンク膜と前記半導体支
持基板に於ける第二の絶縁膜とを対向させて貼り合わせ
、次いで、前記半導体基板を薄膜化し半導体活性層とす
る工程 が含まれてなるか、或いは、 （５）表面に第一の絶縁膜を形成した半導体基板並びに
表面に第二の絶縁膜とゲッタリングのシンク膜とを順に
形成した半導体支持基板とを用意し、次いで、前記半導
体基板に於ける第一の絶縁膜と前記半導体支持基板に於
けるゲッタリングのシンク膜とを対向させて貼り合わせ
、次いで、前記半導体基板を薄膜化し半導体活性層とす
る工程 、が含まれてなるか、或いは、 （６）前記（３）、或いは（４）、或いは（５）に於い
て、半導体基板に半導体装置を製造するプロセス中に半
導体活性層に侵入する重金属などの不純物が通り抜けて
ゲッタリングのシンク膜に達し得る厚さの第一の絶縁膜
を形成すること が含まれてなるか、或いは、 （７）前記（３）、或いは（４）、或いは（５）、或い
は（６）に於いて、半導体基板がＳｔであってＳｉＯ□
からなる第一の絶縁膜が熱酸化法を適用して生成され、
また、第二の絶縁膜が化学気相堆積法を適用して形成さ
れること を特徴とする。
の製造方法に於いては、 （１）半導体支持基板（例えばＳｉ半導体支持基板１５
）上に第二の絶縁膜（例えばＳｉｎ、からなる第二の絶
縁膜１４）とゲッタリングのシンク膜（例えば多結晶Ｓ
ｉからなるゲッタリングのシンク膜１３）と第一の絶縁
膜（例えばＳｉＯ□からなる第一の絶縁膜１２）と半導
体活性層（例えばＳｉ活性Ｎ１１）とが順に積層されて
なること を特徴とするか、或いは、 （２）前記（１）に於いて、第一の絶縁膜は半導体装置
を製造するプロセス中に半導体活性層に侵入する重金属
等の不純物が通り抜けてゲッタリングのシンク膜に達し
得る厚さ（例えば１１００（ｎ〕以下）であること を特徴とするか、或いは、 （３）半導体基板に第一の絶縁膜とゲッタリングのシン
ク膜と第二の絶縁膜とを順に形成し、次いで、前記半導
体基板に於ける第二の絶縁膜に半導体支持基板を対向さ
せて貼り合わせ、次いで、前記半導体基板を薄膜化し半
導体活性層とする工程 が含まれてなるか、或いは、 （４）表面に第一の絶縁膜とゲッタリングのシンク膜と
を順に形成した半導体基板並びに表面に第二の絶縁膜を
形成した半導体支持基板とを用意し、次いで、前記半導
体基板に於けるゲッタリングのシンク膜と前記半導体支
持基板に於ける第二の絶縁膜とを対向させて貼り合わせ
、次いで、前記半導体基板を薄膜化し半導体活性層とす
る工程 が含まれてなるか、或いは、 （５）表面に第一の絶縁膜を形成した半導体基板並びに
表面に第二の絶縁膜とゲッタリングのシンク膜とを順に
形成した半導体支持基板とを用意し、次いで、前記半導
体基板に於ける第一の絶縁膜と前記半導体支持基板に於
けるゲッタリングのシンク膜とを対向させて貼り合わせ
、次いで、前記半導体基板を薄膜化し半導体活性層とす
る工程 、が含まれてなるか、或いは、 （６）前記（３）、或いは（４）、或いは（５）に於い
て、半導体基板に半導体装置を製造するプロセス中に半
導体活性層に侵入する重金属などの不純物が通り抜けて
ゲッタリングのシンク膜に達し得る厚さの第一の絶縁膜
を形成すること が含まれてなるか、或いは、 （７）前記（３）、或いは（４）、或いは（５）、或い
は（６）に於いて、半導体基板がＳｔであってＳｉＯ□
からなる第一の絶縁膜が熱酸化法を適用して生成され、
また、第二の絶縁膜が化学気相堆積法を適用して形成さ
れること を特徴とする。
前記手段を採ることに依り、半導体装置の製造プロセス
中に於いて半導体活性層１１に侵入した不純物は、第一
の絶縁Ｍ１２を通り抜けてシンク膜１３に達し、そこに
閉じ込められてしまうがらＳＯＩウェハを用いた半導体
装置の特性を大きく向上させることが可能であり、しか
も、第一の絶縁Ｗｉ！１２並びに第二の絶縁膜１４が存
在することから、α線などの放射線に対する耐性が充分
に高くなり、また、ＳＯＩウェハの一般的な効果、例え
ば、表面から第二絶縁膜１４に達す゛る絶縁領域を形成
することで雑音に対する耐性が高くなる、などの効果も
当然に発揮することができる。
中に於いて半導体活性層１１に侵入した不純物は、第一
の絶縁Ｍ１２を通り抜けてシンク膜１３に達し、そこに
閉じ込められてしまうがらＳＯＩウェハを用いた半導体
装置の特性を大きく向上させることが可能であり、しか
も、第一の絶縁Ｗｉ！１２並びに第二の絶縁膜１４が存
在することから、α線などの放射線に対する耐性が充分
に高くなり、また、ＳＯＩウェハの一般的な効果、例え
ば、表面から第二絶縁膜１４に達す゛る絶縁領域を形成
することで雑音に対する耐性が高くなる、などの効果も
当然に発揮することができる。
第２図乃至第６図は第１図に示した本発明のＳＯ■ウェ
ハを作成する工程を説明するための工程要所に於けるＳ
ＯＩウェハの要部切断側面図を表し、以下、これ等の図
を参照しつつ詳細に解説する。尚、第１図に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
ハを作成する工程を説明するための工程要所に於けるＳ
ＯＩウェハの要部切断側面図を表し、以下、これ等の図
を参照しつつ詳細に解説する。尚、第１図に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
第２図参照
熱酸化法を適用することに依り、Ｓｉ半導体基板１１’
に厚さが例えば２０（ｎｍ）程度のＳｉＯ□からなる絶
縁膜１２を形成する。
に厚さが例えば２０（ｎｍ）程度のＳｉＯ□からなる絶
縁膜１２を形成する。
第３図参照
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、絶縁膜１２上に厚さが例えば５００（ｎｍ
）程度の多結晶Ｓｉからなるシンク）ｌ！１３を形成す
る。
ことに依り、絶縁膜１２上に厚さが例えば５００（ｎｍ
）程度の多結晶Ｓｉからなるシンク）ｌ！１３を形成す
る。
第４図参照
ＣＶＤ法を適用することに依り、多結晶Ｓｉからなるシ
ンク膜１３上に厚さが例えばｌ（μｍ〕程度のＳｉｎ、
からなる第二の絶縁膜１４を形成する。
ンク膜１３上に厚さが例えばｌ（μｍ〕程度のＳｉｎ、
からなる第二の絶縁膜１４を形成する。
第５図参照
Ｓｉ半導体支持基板１５を用意し、Ｓｉ半導体基板１１
′に於ける第二の絶縁膜１４と対向させ、貼り合わせる
。
′に於ける第二の絶縁膜１４と対向させ、貼り合わせる
。
この貼り合わせは、Ｓｉ半導体支持基板１５とＳｉ半導
体基板１１′の第二の絶縁膜１４とを温度７００［”Ｃ
）の雰囲気で密着させ、次いで、温度を１０００（”Ｃ
）とした窒素雰囲気で３０［分］間の熱処理を施すこと
に依って行う。
体基板１１′の第二の絶縁膜１４とを温度７００［”Ｃ
）の雰囲気で密着させ、次いで、温度を１０００（”Ｃ
）とした窒素雰囲気で３０［分］間の熱処理を施すこと
に依って行う。
第６図参照
アミンの水溶液にコロイダル・シリカを僅かに混入した
研磨剤、及び、不織布を用い、Ｓｉ半導体基板１１′の
表面を研磨して厚さ例えば１［μｍ］のＳｉ活性層１１
とする。
研磨剤、及び、不織布を用い、Ｓｉ半導体基板１１′の
表面を研磨して厚さ例えば１［μｍ］のＳｉ活性層１１
とする。
このようにして作成したＳＯＩウェハでは、そのＳｉ活
性１１１に半導体装置を作り込むプロセス中に重金属な
どの不純物が侵入しても、第一の絶縁ｆｆ１２を通り抜
けて多結晶Ｓｔからなるシンク膜１３に達する。多結晶
Ｓｉからなるシンク膜１３に於いては、多結晶Ｓｉの粒
界がゲッタリングのシンクとなり得るので、不純物を充
分に閉じ込めることができるものである。
性１１１に半導体装置を作り込むプロセス中に重金属な
どの不純物が侵入しても、第一の絶縁ｆｆ１２を通り抜
けて多結晶Ｓｔからなるシンク膜１３に達する。多結晶
Ｓｉからなるシンク膜１３に於いては、多結晶Ｓｉの粒
界がゲッタリングのシンクとなり得るので、不純物を充
分に閉じ込めることができるものである。
本発明に於いて、ゲッタリングのシンク膜の材料として
は、多結晶Ｓｉのみならず、例えばアモルファスＳｔ膜
、或いは、アモルファスＳｉ窒化膜などを用いることが
できる。
は、多結晶Ｓｉのみならず、例えばアモルファスＳｔ膜
、或いは、アモルファスＳｉ窒化膜などを用いることが
できる。
本発明に依るＳＯＩウェハ及びその製造方法に於いては
、半導体支持基板上に第二の絶縁膜とゲッタリングのシ
ンク膜と第一の絶縁膜と半導体活性層とが順に積層され
る。
、半導体支持基板上に第二の絶縁膜とゲッタリングのシ
ンク膜と第一の絶縁膜と半導体活性層とが順に積層され
る。
前記構成を採ることに依って、半導体装置の製造プロセ
ス中に於いて半導体活性層に侵入した不純物は、第一の
絶縁膜を通り抜けてシンク膜に達し、そこに閉じ込めら
れてしまうからＳＯＩウェハを用いた半導体装置の特性
を大きく向上させることが可能であり、しかも、第一の
絶縁膜並びに第二の絶縁膜が存在することから、α線な
どの放射線に対する耐性が充分に高くなり、また、ＳＯ
Ｉウェハの一般的な効果、例えば、表面から第二絶縁膜
に達する絶縁領域を形成することで雑音に対する耐性が
高（なる、などの効果も当然に発揮することができる。
ス中に於いて半導体活性層に侵入した不純物は、第一の
絶縁膜を通り抜けてシンク膜に達し、そこに閉じ込めら
れてしまうからＳＯＩウェハを用いた半導体装置の特性
を大きく向上させることが可能であり、しかも、第一の
絶縁膜並びに第二の絶縁膜が存在することから、α線な
どの放射線に対する耐性が充分に高くなり、また、ＳＯ
Ｉウェハの一般的な効果、例えば、表面から第二絶縁膜
に達する絶縁領域を形成することで雑音に対する耐性が
高（なる、などの効果も当然に発揮することができる。
第１図は本発明の詳細な説明する為のＳＯ■ウェハの要
部切断側面図、第２図乃至第６図は第１図に示した本発
明のＳＯＩウェハを作成する工程 。 を説明するための工程要所に於けるＳ○■ウェハの要部
切断側面図、第７図は従来のＳＯＩウェハを説明する為
の要部切断側面図を表している。 図に於いて、１１は半導体活性層、１２は第一の絶縁膜
、１３は重金属などの不純物に対するシンク膜、１４は
第二の絶縁膜、１５は半導体支持基板をそれぞれ示す。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − １３シンク膜 原理を説明する為のＳＯＩウェハの要部切断側面図第１
図 工程要所に於けるＳＯＩウェハの要部切断側面図工程要
所に於けるＳＯＩウェハの要部切断側面図第３図 １４・第二の絶縁膜 工程要所に於けるＳＯＩウェハの要部切断側面図工程要
所に於けるＳＯＩウェハの要部切断側面図第５図 工程要所に於けるＳＯＩウェハの要部切断側面図第６図 従来のＳｏ１ウェハの要部切断側面図 第７図
部切断側面図、第２図乃至第６図は第１図に示した本発
明のＳＯＩウェハを作成する工程 。 を説明するための工程要所に於けるＳ○■ウェハの要部
切断側面図、第７図は従来のＳＯＩウェハを説明する為
の要部切断側面図を表している。 図に於いて、１１は半導体活性層、１２は第一の絶縁膜
、１３は重金属などの不純物に対するシンク膜、１４は
第二の絶縁膜、１５は半導体支持基板をそれぞれ示す。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − １３シンク膜 原理を説明する為のＳＯＩウェハの要部切断側面図第１
図 工程要所に於けるＳＯＩウェハの要部切断側面図工程要
所に於けるＳＯＩウェハの要部切断側面図第３図 １４・第二の絶縁膜 工程要所に於けるＳＯＩウェハの要部切断側面図工程要
所に於けるＳＯＩウェハの要部切断側面図第５図 工程要所に於けるＳＯＩウェハの要部切断側面図第６図 従来のＳｏ１ウェハの要部切断側面図 第７図
Claims (1)
- 【特許請求の範囲】 （１）半導体支持基板上に第二の絶縁膜とゲッタリング
のシンク膜と第一の絶縁膜と半導体活性層とが順に積層
されてなること を特徴とするＳＯＩウェハ。 （２）第一の絶縁膜は半導体装置を製造するプロセス中
に半導体活性層に侵入する重金属などの不純物が通り抜
けてゲッタリングのシンク膜に達し得る厚さであること を特徴とする請求項１記載のＳＯＩウェハ。（３）半導
体基板に第一の絶縁膜とゲッタリングのシンク膜と第二
の絶縁膜とを順に形成し、 次いで、前記半導体基板に於ける第二の絶縁膜に半導体
支持基板を対向させて貼り合わせ、次いで、前記半導体
基板を薄膜化し半導体活性層とする工程 が含まれてなることを特徴とするＳＯＩウェハの製造方
法。 （４）表面に第一の絶縁膜とゲッタリングのシンク膜と
を順に形成した半導体基板並びに表面に第二の絶縁膜を
形成した半導体支持基板とを用意し、 次いで、前記半導体基板に於けるゲッタリングのシンク
膜と前記半導体支持基板に於ける第二の絶縁膜とを対向
させて貼り合わせ、 次いで、前記半導体基板を薄膜化し半導体活性層とする
工程 が含まれてなることを特徴とするＳＯＩウェハの製造方
法。 （５）表面に第一の絶縁膜を形成した半導体基板並びに
表面に第二の絶縁膜とゲッタリングのシンク膜とを順に
形成した半導体支持基板とを用意し、 次いで、前記半導体基板に於ける第一の絶縁膜と前記半
導体支持基板に於けるゲッタリングのシンク膜とを対向
させて貼り合わせ、 次いで、前記半導体基板を薄膜化し半導体活性層とする
工程 が含まれてなることを特徴とするＳＯＩウェハの製造方
法。 （６）半導体基板に半導体装置を製造するプロセス中に
半導体活性層に侵入する重金属などの不純物が通り抜け
てゲッタリングのシンク膜に達し得る厚さの第一の絶縁
膜を形成すること が含まれてなることを特徴とする請求項３或いは４或い
は５記載のＳＯＩウェハの製造方法。（７）半導体基板
がＳｉであってＳｉＯ＿２からなる第一の絶縁膜が熱酸
化法を適用して生成され、また、第二の絶縁膜が化学気
相堆積法を適用して形成されること を特徴とする請求項３或いは４或いは５或いは６記載の
ＳＯＩウェハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325972A JPH04199632A (ja) | 1990-11-29 | 1990-11-29 | Ｓｏｉウエハ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325972A JPH04199632A (ja) | 1990-11-29 | 1990-11-29 | Ｓｏｉウエハ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199632A true JPH04199632A (ja) | 1992-07-20 |
Family
ID=18182653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325972A Pending JPH04199632A (ja) | 1990-11-29 | 1990-11-29 | Ｓｏｉウエハ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199632A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0963911A (ja) * | 1995-08-29 | 1997-03-07 | Mitsubishi Materials Shilicon Corp | 張り合わせウェーハおよびその製造方法 |
| US5773152A (en) * | 1994-10-13 | 1998-06-30 | Nec Corporation | SOI substrate having a high heavy metal gettering effect for semiconductor device |
| EP0710980A3 (en) * | 1994-11-07 | 1998-09-30 | Nec Corporation | Soi substrate |
| JP2004320050A (ja) * | 2004-06-29 | 2004-11-11 | Sumitomo Mitsubishi Silicon Corp | Ｓｏｉ基板及びその製造方法 |
| WO2011148434A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | 半導体基板及びこれを用いた固体撮像装置の製造方法 |
| JP2019129315A (ja) * | 2018-01-26 | 2019-08-01 | 瀋陽硅基科技有限公司 | 半導体製品用絶縁層構造及びその作製方法 |
| JP2024021511A (ja) * | 2022-08-03 | 2024-02-16 | 株式会社Sumco | 接合シリコンウェーハ及びその製造方法 |
-
1990
- 1990-11-29 JP JP2325972A patent/JPH04199632A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773152A (en) * | 1994-10-13 | 1998-06-30 | Nec Corporation | SOI substrate having a high heavy metal gettering effect for semiconductor device |
| EP0710980A3 (en) * | 1994-11-07 | 1998-09-30 | Nec Corporation | Soi substrate |
| JPH0963911A (ja) * | 1995-08-29 | 1997-03-07 | Mitsubishi Materials Shilicon Corp | 張り合わせウェーハおよびその製造方法 |
| JP2004320050A (ja) * | 2004-06-29 | 2004-11-11 | Sumitomo Mitsubishi Silicon Corp | Ｓｏｉ基板及びその製造方法 |
| WO2011148434A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | 半導体基板及びこれを用いた固体撮像装置の製造方法 |
| JP2019129315A (ja) * | 2018-01-26 | 2019-08-01 | 瀋陽硅基科技有限公司 | 半導体製品用絶縁層構造及びその作製方法 |
| JP2024021511A (ja) * | 2022-08-03 | 2024-02-16 | 株式会社Sumco | 接合シリコンウェーハ及びその製造方法 |
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