JPH05206278A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05206278A JPH05206278A JP1063192A JP1063192A JPH05206278A JP H05206278 A JPH05206278 A JP H05206278A JP 1063192 A JP1063192 A JP 1063192A JP 1063192 A JP1063192 A JP 1063192A JP H05206278 A JPH05206278 A JP H05206278A
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- Japan
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- insulating film
- wiring
- power supply
- wiring layer
- interlayer insulating
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】この発明は、電源配線のインピ−ダンスの上昇
を抑えることにより、電源配線における大きな電圧降下
を防止し、回路動作に伴う過渡的な電流の変動に応じて
生ずる雑音の発生を減少させることにより、誤動作を少
なくする。 【構成】第２の層間絶縁膜8 の上には接地配線専用の配
線層9 が設けられており、この配線層9 の形状はプレ−
ト状となっている。この配線9 の上には一般に用いられ
ているＳｉＯ2 より比誘電率の高いプラズマＳｉＮから
なる第３の層間絶縁膜10が設けられており、この層間絶
縁膜10の厚さは絶縁膜4 および第１、第２の層間絶縁膜
6,8 それぞれの厚さより薄く形成されている。前記第３
の層間絶縁膜10の上には電源配線専用の配線層12が設け
られており、この配線層12の形状はプレ−ト状となって
いる。従って、電源配線のインピ−ダンスの上昇を防止
できる。
を抑えることにより、電源配線における大きな電圧降下
を防止し、回路動作に伴う過渡的な電流の変動に応じて
生ずる雑音の発生を減少させることにより、誤動作を少
なくする。 【構成】第２の層間絶縁膜8 の上には接地配線専用の配
線層9 が設けられており、この配線層9 の形状はプレ−
ト状となっている。この配線9 の上には一般に用いられ
ているＳｉＯ2 より比誘電率の高いプラズマＳｉＮから
なる第３の層間絶縁膜10が設けられており、この層間絶
縁膜10の厚さは絶縁膜4 および第１、第２の層間絶縁膜
6,8 それぞれの厚さより薄く形成されている。前記第３
の層間絶縁膜10の上には電源配線専用の配線層12が設け
られており、この配線層12の形状はプレ−ト状となって
いる。従って、電源配線のインピ−ダンスの上昇を防止
できる。
Description
【０００１】
【産業上の利用分野】この発明は、大規模集積回路に用
いられる半導体装置に係わり、特に電源配線のインピ−
ダンスをさげる配線構造を備えた半導体装置に関する。
いられる半導体装置に係わり、特に電源配線のインピ−
ダンスをさげる配線構造を備えた半導体装置に関する。
【０００２】
【従来の技術】図１は、従来の半導体装置の等価回路を
示すものである。トランジスタ等からなる負荷Ｌ１、Ｌ
２には電源Ｖccに接続された電源配線ｌ１および接地電
位ＧＮＤに接続された接地配線ｌ２が接続されている。
前記電源配線ｌ１、接地配線ｌ２および図示せぬ信号配
線は同一平面内に混在している。これら電源配線ｌ１、
接地配線ｌ２および信号配線は層間絶縁膜によって絶縁
されている。この層間絶縁膜としては信号の遅延を最小
とするべく寄生容量を少なくしなければならない。この
ため、比較的、誘電率の小さい絶縁膜、例えばＳｉＯ2
膜が用いられている。また一方、この層間絶縁膜の厚さ
は平坦化工程によって定まる適当な値とされている。
示すものである。トランジスタ等からなる負荷Ｌ１、Ｌ
２には電源Ｖccに接続された電源配線ｌ１および接地電
位ＧＮＤに接続された接地配線ｌ２が接続されている。
前記電源配線ｌ１、接地配線ｌ２および図示せぬ信号配
線は同一平面内に混在している。これら電源配線ｌ１、
接地配線ｌ２および信号配線は層間絶縁膜によって絶縁
されている。この層間絶縁膜としては信号の遅延を最小
とするべく寄生容量を少なくしなければならない。この
ため、比較的、誘電率の小さい絶縁膜、例えばＳｉＯ2
膜が用いられている。また一方、この層間絶縁膜の厚さ
は平坦化工程によって定まる適当な値とされている。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置は集積度が上昇するとともに、配線の幅が縮
小される。このため、前記半導体装置内を流れる電流の
密度は上昇する。特に電源配線は縮小に伴い、抵抗値が
増大する。また、集積度が上昇すると単位面積当りの消
費電流が増加する。このため、電源配線による電圧降下
が生じる。すなわち、電源配線は、図１に示すように、
見掛上、インダクタンスＬと抵抗Ｒとの直列回路を含ん
でいるため電源のインピ−ダンスが上昇しているように
見える。
半導体装置は集積度が上昇するとともに、配線の幅が縮
小される。このため、前記半導体装置内を流れる電流の
密度は上昇する。特に電源配線は縮小に伴い、抵抗値が
増大する。また、集積度が上昇すると単位面積当りの消
費電流が増加する。このため、電源配線による電圧降下
が生じる。すなわち、電源配線は、図１に示すように、
見掛上、インダクタンスＬと抵抗Ｒとの直列回路を含ん
でいるため電源のインピ−ダンスが上昇しているように
見える。
【０００４】また、例えば、ＣＭＯＳ回路を用いたマイ
クロコンピュ−タ等においてはクロック信号の立上り、
立下りに応じて各部の回路が動作される。このような過
渡期には電源配線の電流が大きく変化し、これが雑音と
して他の回路に影響を与えることがあった。
クロコンピュ−タ等においてはクロック信号の立上り、
立下りに応じて各部の回路が動作される。このような過
渡期には電源配線の電流が大きく変化し、これが雑音と
して他の回路に影響を与えることがあった。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電源配線のインピ−ダ
ンスの上昇を抑えることにより、電源配線における大き
な電圧降下を防止し、特に回路動作に伴う過渡的な電流
の変化に応じて生ずる雑音の発生および能動素子の端子
で見た電源電圧の変動を減少させることにより、誤動作
の少ない半導体装置を提供することにある。
されたものであり、その目的は、電源配線のインピ−ダ
ンスの上昇を抑えることにより、電源配線における大き
な電圧降下を防止し、特に回路動作に伴う過渡的な電流
の変化に応じて生ずる雑音の発生および能動素子の端子
で見た電源電圧の変動を減少させることにより、誤動作
の少ない半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、信号配線層の上方に設けられた第１の絶
縁膜と、前記第１の絶縁膜の上に設けられた第１の電源
ラインとしてのプレ−ト状の第１の配線層と、前記第１
の配線層の上に設けられた第２の絶縁膜と、前記第２の
絶縁膜の上に設けられ、前記第１の配線層とともに負荷
に電源を供給するための第２の電源ラインとしてのプレ
−ト状の第２の配線層とを具備することを特徴としてい
る。また、前記第２の絶縁膜は、厚さが他の絶縁膜より
薄いことを特徴としている。また、前記第２の絶縁膜
は、誘電率が他の絶縁膜より大きいことを特徴としてい
る。また、前記第２の絶縁膜の少なくとも一部はＳｉＮ
からなることを特徴としている。また、前記第１の電源
ラインは、グランドラインであることを特徴としてい
る。また、前記第２の電源ラインは、グランドラインで
あることを特徴としている。
解決するため、信号配線層の上方に設けられた第１の絶
縁膜と、前記第１の絶縁膜の上に設けられた第１の電源
ラインとしてのプレ−ト状の第１の配線層と、前記第１
の配線層の上に設けられた第２の絶縁膜と、前記第２の
絶縁膜の上に設けられ、前記第１の配線層とともに負荷
に電源を供給するための第２の電源ラインとしてのプレ
−ト状の第２の配線層とを具備することを特徴としてい
る。また、前記第２の絶縁膜は、厚さが他の絶縁膜より
薄いことを特徴としている。また、前記第２の絶縁膜
は、誘電率が他の絶縁膜より大きいことを特徴としてい
る。また、前記第２の絶縁膜の少なくとも一部はＳｉＮ
からなることを特徴としている。また、前記第１の電源
ラインは、グランドラインであることを特徴としてい
る。また、前記第２の電源ラインは、グランドラインで
あることを特徴としている。
【０００７】
【作用】この発明は、第１の電源ラインとしての第１の
配線層および第２の電源ラインとしての第２の配線層そ
れぞれの形状をプレ−ト状としているため、これらの寄
生抵抗および寄生インダクタンスからなるインピ−ダン
スを低下させることができる。しかも、第１の電源ライ
ンとしての第１の配線層と第２の電源ラインとしての第
２の配線層との間に厚さが他の絶縁膜より薄く且つ誘電
率が他の絶縁膜より大きな第２の絶縁膜を設け、これら
の間にキャパシタンスを形成しているため、電源ライン
のインピ−ダンスをさらに低下させることができる。
配線層および第２の電源ラインとしての第２の配線層そ
れぞれの形状をプレ−ト状としているため、これらの寄
生抵抗および寄生インダクタンスからなるインピ−ダン
スを低下させることができる。しかも、第１の電源ライ
ンとしての第１の配線層と第２の電源ラインとしての第
２の配線層との間に厚さが他の絶縁膜より薄く且つ誘電
率が他の絶縁膜より大きな第２の絶縁膜を設け、これら
の間にキャパシタンスを形成しているため、電源ライン
のインピ−ダンスをさらに低下させることができる。
【０００８】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
ついて説明する。
【０００９】図２は、この発明の実施例による半導体装
置を示す断面斜視図である。シリコン基板１の表面上に
はフィ−ルド酸化膜２および多結晶シリコン層からなる
例えばＭＯＳトランジスタＴｒのゲ−ト電極３が設けら
れており、このゲ−ト電極３の両側のシリコン基板１に
はソ−ス・ドレイン拡散層１ａが形成されている。前記
シリコン基板１、フィ−ルド酸化膜２およびゲ−ト電極
３それぞれの上にはＳｉＯ2 からなる絶縁膜４が設けら
れている。この絶縁膜４には第１のコンタクトホ−ル４
ａが設けられており、このコンタクトホ−ル４ａ内およ
び絶縁膜４の上には第１の金属配線５が設けられてい
る。この金属配線５はシリコン基板１内に設けられ前記
ゲ−ト電極３とともにＭＯＳトランジスタを構成する拡
散層１ａと電気的に接続されている。前記金属配線５お
よび絶縁膜４の上にはＳｉＯ2 からなる第１の層間絶縁
膜６が設けられており、この層間絶縁膜６には第２のコ
ンタクトホ−ル６ａが設けられている。このコンタクト
ホ−ル６ａ内および第１の層間絶縁膜６の上には前記金
属配線５と接続された第２の金属配線７が設けられてお
り、この金属配線７および第１の層間絶縁膜６の上には
プラズマＳｉＯ2 からなる第２の層間絶縁膜８が設けら
れている。
置を示す断面斜視図である。シリコン基板１の表面上に
はフィ−ルド酸化膜２および多結晶シリコン層からなる
例えばＭＯＳトランジスタＴｒのゲ−ト電極３が設けら
れており、このゲ−ト電極３の両側のシリコン基板１に
はソ−ス・ドレイン拡散層１ａが形成されている。前記
シリコン基板１、フィ−ルド酸化膜２およびゲ−ト電極
３それぞれの上にはＳｉＯ2 からなる絶縁膜４が設けら
れている。この絶縁膜４には第１のコンタクトホ−ル４
ａが設けられており、このコンタクトホ−ル４ａ内およ
び絶縁膜４の上には第１の金属配線５が設けられてい
る。この金属配線５はシリコン基板１内に設けられ前記
ゲ−ト電極３とともにＭＯＳトランジスタを構成する拡
散層１ａと電気的に接続されている。前記金属配線５お
よび絶縁膜４の上にはＳｉＯ2 からなる第１の層間絶縁
膜６が設けられており、この層間絶縁膜６には第２のコ
ンタクトホ−ル６ａが設けられている。このコンタクト
ホ−ル６ａ内および第１の層間絶縁膜６の上には前記金
属配線５と接続された第２の金属配線７が設けられてお
り、この金属配線７および第１の層間絶縁膜６の上には
プラズマＳｉＯ2 からなる第２の層間絶縁膜８が設けら
れている。
【００１０】前記第２の層間絶縁膜８の上には接地配線
専用の配線層９が設けられている。この接地配線専用の
配線層９の形状は、上記信号配線としての金属配線７が
細線状であるのに対してこれより面積が広いプレ−ト状
となっている。この配線層９の一部には開口部９ａが設
けられている。この接地配線専用の配線層９の上および
開口部９ａ内には例えば比誘電率の高いプラズマＳｉＮ
からなる第３の層間絶縁膜１０が設けられており、この
層間絶縁膜１０の厚さは前記絶縁膜４および第１、第２
の層間絶縁膜６、８それぞれの厚さより薄く形成されて
いる。前記第２および第３の層間絶縁膜８、１０には第
３のコンタクトホ−ル８ａが設けられており、このコン
タクトホ−ル８ａの内には前記金属配線７に接続された
第３の金属配線１１が設けられている。この金属配線１
１および第３の層間絶縁膜１０の上には電源配線専用の
配線層１２が設けられており、この配線層１２の形状は
プレ−ト状となっている。この配線層１２は金属配線１
１を介して前記金属配線７に接続されている。前記配線
層１２の上には保護絶縁膜１３が設けられている。
専用の配線層９が設けられている。この接地配線専用の
配線層９の形状は、上記信号配線としての金属配線７が
細線状であるのに対してこれより面積が広いプレ−ト状
となっている。この配線層９の一部には開口部９ａが設
けられている。この接地配線専用の配線層９の上および
開口部９ａ内には例えば比誘電率の高いプラズマＳｉＮ
からなる第３の層間絶縁膜１０が設けられており、この
層間絶縁膜１０の厚さは前記絶縁膜４および第１、第２
の層間絶縁膜６、８それぞれの厚さより薄く形成されて
いる。前記第２および第３の層間絶縁膜８、１０には第
３のコンタクトホ−ル８ａが設けられており、このコン
タクトホ−ル８ａの内には前記金属配線７に接続された
第３の金属配線１１が設けられている。この金属配線１
１および第３の層間絶縁膜１０の上には電源配線専用の
配線層１２が設けられており、この配線層１２の形状は
プレ−ト状となっている。この配線層１２は金属配線１
１を介して前記金属配線７に接続されている。前記配線
層１２の上には保護絶縁膜１３が設けられている。
【００１１】図３は、この実施例による半導体装置の等
価回路を示すものであり、図２と同一部分には同一符号
を付す。前記能動素子としてのＭＯＳトランジスタおよ
び他の図示せぬ回路素子等からなる電源から見た負荷Ｌ
３、Ｌ４には電源配線としての配線層１２および接地配
線としての配線層９が接続されている。配線層１２は電
源Ｖccに接続され、配線層９は接地電位ＧＮＤに接続さ
れている。前記配線層９と１２との間にはキャパシタン
ス１５が形成されている。
価回路を示すものであり、図２と同一部分には同一符号
を付す。前記能動素子としてのＭＯＳトランジスタおよ
び他の図示せぬ回路素子等からなる電源から見た負荷Ｌ
３、Ｌ４には電源配線としての配線層１２および接地配
線としての配線層９が接続されている。配線層１２は電
源Ｖccに接続され、配線層９は接地電位ＧＮＤに接続さ
れている。前記配線層９と１２との間にはキャパシタン
ス１５が形成されている。
【００１２】上記実施例によれば、電源配線専用の配線
層１２および接地配線専用の配線層９それぞれの形状を
プレ−ト状としているため、これらのインピ−ダンスを
低下させることができる。しかも、接地配線専用の配線
層９と電源配線専用の配線層１２との間に厚さが他の絶
縁膜より薄く且つ誘電率が他の絶縁膜より大きな第３の
層間絶縁膜１０を設け、これらの間にキャパシタンス１
５を形成しているため、信号配線に影響を及ぼすことな
く電源配線のインピ−ダンスをさらに低下させることが
できる。従って、回路動作の過渡期に多量の電流が流れ
た場合においても大きな電圧変動が生じることがなく、
雑音の発生を減少できる。
層１２および接地配線専用の配線層９それぞれの形状を
プレ−ト状としているため、これらのインピ−ダンスを
低下させることができる。しかも、接地配線専用の配線
層９と電源配線専用の配線層１２との間に厚さが他の絶
縁膜より薄く且つ誘電率が他の絶縁膜より大きな第３の
層間絶縁膜１０を設け、これらの間にキャパシタンス１
５を形成しているため、信号配線に影響を及ぼすことな
く電源配線のインピ−ダンスをさらに低下させることが
できる。従って、回路動作の過渡期に多量の電流が流れ
た場合においても大きな電圧変動が生じることがなく、
雑音の発生を減少できる。
【００１３】また、従来技術のように信号配線と電源配
線、接地配線とを混在したままこれらの間のキャパシタ
ンスを増加させると、信号配線もキャパシタンスが大き
くなり信号の伝搬速度が遅延してしまう。つまり、動作
速度が低下してしまう。しかし、この発明のように電源
配線、接地配線と信号配線とを別の層とすることによ
り、信号の伝搬遅延を防止できる。
線、接地配線とを混在したままこれらの間のキャパシタ
ンスを増加させると、信号配線もキャパシタンスが大き
くなり信号の伝搬速度が遅延してしまう。つまり、動作
速度が低下してしまう。しかし、この発明のように電源
配線、接地配線と信号配線とを別の層とすることによ
り、信号の伝搬遅延を防止できる。
【００１４】また、この発明の電源配線専用の配線層１
２および接地配線専用の配線層９それぞれの形状をプレ
−ト状としているため、これらの配線層９、１２の加工
形成を容易に行うことができる。
２および接地配線専用の配線層９それぞれの形状をプレ
−ト状としているため、これらの配線層９、１２の加工
形成を容易に行うことができる。
【００１５】また、配線層９、１２はプレ−ト状であ
り、しかも、ＭＯＳトランジスタ等の負荷の上、ほぼ全
面に設けられているため、負荷から発生した雑音が半導
体装置外部に漏れることを防止できるとともに、外部か
ら半導体装置内部に雑音が浸入することを防止できる。
り、しかも、ＭＯＳトランジスタ等の負荷の上、ほぼ全
面に設けられているため、負荷から発生した雑音が半導
体装置外部に漏れることを防止できるとともに、外部か
ら半導体装置内部に雑音が浸入することを防止できる。
【００１６】尚、この発明の半導体装置は上記の実施例
に限定されることなく、第３の層間絶縁膜１０はプラズ
マＳｉＮによって形成されているが、この層間絶縁膜１
０には一般に用いられているＳｉＯ2 より誘電率の大き
い他の材料、例えばＴａＯ5を用いることも可能であ
る。
に限定されることなく、第３の層間絶縁膜１０はプラズ
マＳｉＮによって形成されているが、この層間絶縁膜１
０には一般に用いられているＳｉＯ2 より誘電率の大き
い他の材料、例えばＴａＯ5を用いることも可能であ
る。
【００１７】また、第２の層間絶縁膜８の上に接地配線
専用の配線層９を設け、この配線層９の上に第３の層間
絶縁膜１０を設け、この層間絶縁膜１０の上に電源配線
専用の配線層１２を設けているが、第２の層間絶縁膜８
の上に電源配線専用の配線層を設け、この配線層の上に
第３の層間絶縁膜を設け、この層間絶縁膜の上に接地配
線専用の配線層を設けることも可能である。
専用の配線層９を設け、この配線層９の上に第３の層間
絶縁膜１０を設け、この層間絶縁膜１０の上に電源配線
専用の配線層１２を設けているが、第２の層間絶縁膜８
の上に電源配線専用の配線層を設け、この配線層の上に
第３の層間絶縁膜を設け、この層間絶縁膜の上に接地配
線専用の配線層を設けることも可能である。
【００１８】
【発明の効果】以上説明したようにこの発明によれば、
第１の電源ラインとしての第１の配線層および第２の電
源ラインとしての第２の配線層それぞれの形状をプレ−
ト状としており、しかも、第１の配線層と第２の配線層
との間に厚さが他の絶縁膜より薄く且つ誘電率が他の絶
縁膜より大きな第２の絶縁膜を設けている。従って、電
源ラインのインピ−ダンスの上昇を抑えることにより、
電源ラインにおける大きな電圧降下を防止でき、回路動
作に伴う過渡的な電流の変化に応じて生ずる雑音の発生
および能動素子の端子における電源電圧の変動を減少さ
せることにより、誤動作を少なくできる。
第１の電源ラインとしての第１の配線層および第２の電
源ラインとしての第２の配線層それぞれの形状をプレ−
ト状としており、しかも、第１の配線層と第２の配線層
との間に厚さが他の絶縁膜より薄く且つ誘電率が他の絶
縁膜より大きな第２の絶縁膜を設けている。従って、電
源ラインのインピ−ダンスの上昇を抑えることにより、
電源ラインにおける大きな電圧降下を防止でき、回路動
作に伴う過渡的な電流の変化に応じて生ずる雑音の発生
および能動素子の端子における電源電圧の変動を減少さ
せることにより、誤動作を少なくできる。
【図１】従来の半導体装置の等価回路を示す回路図。
【図２】この発明の実施例による半導体装置を示す断面
斜視図。
斜視図。
【図３】この発明の実施例による半導体装置の等価回路
を示す回路図。
を示す回路図。
1 …シリコン基板、2 …フィ−ルド酸化膜、3 …ゲ−ト
電極、4 …絶縁膜、4a…第１のコンタクトホ−ル、5 …
第１の金属配線、6 …第１の層間絶縁膜、6a…第２のコ
ンタクトホ−ル、7 …第２の金属配線、8 …第２の層間
絶縁膜、8a…第３のコンタクトホ−ル、9 …接地配線専
用の配線層、10…第３の層間絶縁膜、11…第３の金属配
線、12…電源配線専用の配線層、13…保護絶縁膜、15…
キャパシタンス、Ｖcc…電源、GND …接地電位、L3,L4
…負荷、Ｌ…インダクタンス、Ｒ…抵抗
電極、4 …絶縁膜、4a…第１のコンタクトホ−ル、5 …
第１の金属配線、6 …第１の層間絶縁膜、6a…第２のコ
ンタクトホ−ル、7 …第２の金属配線、8 …第２の層間
絶縁膜、8a…第３のコンタクトホ−ル、9 …接地配線専
用の配線層、10…第３の層間絶縁膜、11…第３の金属配
線、12…電源配線専用の配線層、13…保護絶縁膜、15…
キャパシタンス、Ｖcc…電源、GND …接地電位、L3,L4
…負荷、Ｌ…インダクタンス、Ｒ…抵抗
Claims (6)
- 【請求項１】 信号配線層の上方に設けられた第１の絶
縁膜と、 前記第１の絶縁膜の上に設けられた第１の電源ラインと
してのプレ−ト状の第１の配線層と、 前記第１の配線層の上に設けられた第２の絶縁膜と、 前記第２の絶縁膜の上に設けられ、前記第１の配線層と
ともに負荷に電源を供給するための第２の電源ラインと
してのプレ−ト状の第２の配線層と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記第２の絶縁膜は、厚さが他の絶縁膜
より薄いことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２の絶縁膜は、誘電率が他の絶縁
膜より大きいことを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 前記第２の絶縁膜の少なくとも一部はＳ
ｉＮからなることを特徴とする請求項１記載の半導体装
置。 - 【請求項５】 前記第１の電源ラインは、グランドライ
ンであることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記第２の電源ラインは、グランドライ
ンであることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063192A JPH05206278A (ja) | 1992-01-24 | 1992-01-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063192A JPH05206278A (ja) | 1992-01-24 | 1992-01-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206278A true JPH05206278A (ja) | 1993-08-13 |
Family
ID=11755571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063192A Pending JPH05206278A (ja) | 1992-01-24 | 1992-01-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206278A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124928A (ja) * | 1994-10-21 | 1996-05-17 | Nec Corp | 半導体集積回路 |
-
1992
- 1992-01-24 JP JP1063192A patent/JPH05206278A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124928A (ja) * | 1994-10-21 | 1996-05-17 | Nec Corp | 半導体集積回路 |
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