JPH08124928A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08124928A JPH08124928A JP28292294A JP28292294A JPH08124928A JP H08124928 A JPH08124928 A JP H08124928A JP 28292294 A JP28292294 A JP 28292294A JP 28292294 A JP28292294 A JP 28292294A JP H08124928 A JPH08124928 A JP H08124928A
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- JP
- Japan
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- wiring
- ground
- power supply
- semiconductor substrate
- integrated circuit
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Abstract
(57)【要約】
【目的】 半導体集積回路における設計の自由度を向上
し、かつチップサイズを大きくすることなく素子に対し
大電流の供給を可能とする。 【構成】 半導体基板１に形成される電源配線７と接地
配線９とを信号配線４と異なる独立した配線層として形
成する。これら電源配線７と接地配線９とは半導体基板
１の全面にわたって形成され、かつそれぞれの配線は半
導体基板に形成した素子に対して個々に接続される。素
子を半導体基板の任意の位置に形成でき、かつ電源配線
７及び接地配線９と素子とのコンタクト１０，１１を半
導体基板１の任意の位置に配置でき、信号配線４や素子
を配設する位置や領域に制限を受けることがなく、設計
の自由度を高め、かつ半導体集積回路の高集積化が可能
となる。
し、かつチップサイズを大きくすることなく素子に対し
大電流の供給を可能とする。 【構成】 半導体基板１に形成される電源配線７と接地
配線９とを信号配線４と異なる独立した配線層として形
成する。これら電源配線７と接地配線９とは半導体基板
１の全面にわたって形成され、かつそれぞれの配線は半
導体基板に形成した素子に対して個々に接続される。素
子を半導体基板の任意の位置に形成でき、かつ電源配線
７及び接地配線９と素子とのコンタクト１０，１１を半
導体基板１の任意の位置に配置でき、信号配線４や素子
を配設する位置や領域に制限を受けることがなく、設計
の自由度を高め、かつ半導体集積回路の高集積化が可能
となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に３層以上の配線層を有する半導体集積回路に関す
る。
特に３層以上の配線層を有する半導体集積回路に関す
る。
【０００２】
【従来の技術】一般に半導体集積回路では、半導体基板
に形成される各種素子に対して電源を供給するために、
電源配線と接地配線を接続する必要がある。このため、
半導体基板の表面上に複数本の電源配線と接地配線を延
設し、これらの電源配線と接地配線に対して各素子を枝
配線により電気接続する構成がとられている。図５は従
来の半導体集積回路の一例を示す図であり、２１は半導
体基板、２２はトランジスタ領域、２３は配線領域であ
り、２４は電源配線、２５は接地配線である。ここで、
電源配線２４と接地配線２５は同一の最下位の配線層で
形成されており、一方図示を省略した信号配線はその最
下位の配線層を含む複数の配線層で形成されている。
に形成される各種素子に対して電源を供給するために、
電源配線と接地配線を接続する必要がある。このため、
半導体基板の表面上に複数本の電源配線と接地配線を延
設し、これらの電源配線と接地配線に対して各素子を枝
配線により電気接続する構成がとられている。図５は従
来の半導体集積回路の一例を示す図であり、２１は半導
体基板、２２はトランジスタ領域、２３は配線領域であ
り、２４は電源配線、２５は接地配線である。ここで、
電源配線２４と接地配線２５は同一の最下位の配線層で
形成されており、一方図示を省略した信号配線はその最
下位の配線層を含む複数の配線層で形成されている。
【０００３】
【発明が解決しようとする課題】この半導体集積回路で
は、電源配線２４と接地配線２５が最下位の配線層で形
成されているため、配線領域２３に形成する信号配線の
一部をこの最下位の配線層で形成してトランジスタに電
気接続を行うためには、信号配線は電源配線と接地配線
と干渉しない位置に配設する必要があり、その結果とし
てトランジスタも電源配線２４と接地配線２５とに干渉
しない領域に形成する必要がある。このため、トランジ
スタ領域２２と配線領域２３とを電源配線２４と接地配
線２５を形成する領域と区画した構成とする必要があ
り、半導体集積回路における設計の自由度が低下される
という問題がある。。
は、電源配線２４と接地配線２５が最下位の配線層で形
成されているため、配線領域２３に形成する信号配線の
一部をこの最下位の配線層で形成してトランジスタに電
気接続を行うためには、信号配線は電源配線と接地配線
と干渉しない位置に配設する必要があり、その結果とし
てトランジスタも電源配線２４と接地配線２５とに干渉
しない領域に形成する必要がある。このため、トランジ
スタ領域２２と配線領域２３とを電源配線２４と接地配
線２５を形成する領域と区画した構成とする必要があ
り、半導体集積回路における設計の自由度が低下される
という問題がある。。
【０００４】また、大電流をトランジスタに供給する場
合、電源配線２４及び接地配線２５は線幅を大きくする
必要があり、供給電流が異なる半導体集積回路の種類に
よって線幅を相違させた電源配線や接地配線を設計する
必要があり、設計が面倒なものになるという問題があ
る。また、大電流により電源配線や接地配線の線幅が増
大されると、その分トランジスタ領域の面積が低減さ
れ、集積度が低減され、或いは必要なトランジスタ領域
の面積を確保するためにはチップサイズを大きくする必
要があり、半導体集積回路の小型化を図る上での障害に
なる。
合、電源配線２４及び接地配線２５は線幅を大きくする
必要があり、供給電流が異なる半導体集積回路の種類に
よって線幅を相違させた電源配線や接地配線を設計する
必要があり、設計が面倒なものになるという問題があ
る。また、大電流により電源配線や接地配線の線幅が増
大されると、その分トランジスタ領域の面積が低減さ
れ、集積度が低減され、或いは必要なトランジスタ領域
の面積を確保するためにはチップサイズを大きくする必
要があり、半導体集積回路の小型化を図る上での障害に
なる。
【０００５】
【発明の目的】本発明の目的は、設計の自由度を向上す
る一方で、チップサイズを大きくすることなく、素子に
対し大電流の供給が可能な半導体集積回路を提供するこ
とにある。
る一方で、チップサイズを大きくすることなく、素子に
対し大電流の供給が可能な半導体集積回路を提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板に素子が形成され、かつこの半導体基板
上に複数の配線層が形成され、これら配線層は素子に接
続される信号配線、電源配線、及び接地配線を含んでお
り、電源配線と接地配線とは信号配線と異なる独立した
配線層として形成され、かつこれら電源配線と接地配線
とは半導体基板の全面にわたって形成され、かつそれぞ
れの配線と前記素子に対して個々に接続されたことを特
徴とする。
は、半導体基板に素子が形成され、かつこの半導体基板
上に複数の配線層が形成され、これら配線層は素子に接
続される信号配線、電源配線、及び接地配線を含んでお
り、電源配線と接地配線とは信号配線と異なる独立した
配線層として形成され、かつこれら電源配線と接地配線
とは半導体基板の全面にわたって形成され、かつそれぞ
れの配線と前記素子に対して個々に接続されたことを特
徴とする。
【０００７】ここで、電源配線と接地配線とは信号配線
の上層に積層状態に形成され、上層に設けた配線は下層
に設けたスペースにおいてコンタクトを介して素子に電
気接続されるように構成される。
の上層に積層状態に形成され、上層に設けた配線は下層
に設けたスペースにおいてコンタクトを介して素子に電
気接続されるように構成される。
【０００８】例えば、本発明の半導体集積回路は、半導
体基板の全面にわたって素子が形成され、この半導体基
板の上層に絶縁膜を介して１以上の信号配線を構成する
配線層が形成され、この信号配線の上層に全面にわたっ
て絶縁膜を介して電源配線の配線層が形成され、その上
層に全面にわたって絶縁膜を介して接地配線の配線層が
形成され、前記電源配線は前記信号配線を貫通するコン
タクトにより前記素子に接続され、前記接地配線は前記
電源配線の一部に設けたスペース箇所において前記信号
配線を貫通するコンタクトにより前記素子に接続された
構成とされる。
体基板の全面にわたって素子が形成され、この半導体基
板の上層に絶縁膜を介して１以上の信号配線を構成する
配線層が形成され、この信号配線の上層に全面にわたっ
て絶縁膜を介して電源配線の配線層が形成され、その上
層に全面にわたって絶縁膜を介して接地配線の配線層が
形成され、前記電源配線は前記信号配線を貫通するコン
タクトにより前記素子に接続され、前記接地配線は前記
電源配線の一部に設けたスペース箇所において前記信号
配線を貫通するコンタクトにより前記素子に接続された
構成とされる。
【０００９】
【作用】信号配線に対して電源配線と接地配線を異なる
配線層で形成することで、電源配線と接地配線を半導体
基板の全面にわたって形成しても、信号配線を電源配線
や接地配線と干渉されることなく任意のパターンに形成
でき、これに伴ってトランジスタ等の素子を半導体基板
上の全面にわたって任意の位置に配置することができ、
設計の自由度が向上される。
配線層で形成することで、電源配線と接地配線を半導体
基板の全面にわたって形成しても、信号配線を電源配線
や接地配線と干渉されることなく任意のパターンに形成
でき、これに伴ってトランジスタ等の素子を半導体基板
上の全面にわたって任意の位置に配置することができ、
設計の自由度が向上される。
【００１０】また、電源配線と接地配線は半導体基板の
全面にわたって形成されているので、大電流を素子に供
給する場合でも、配線の規格を設計変更することなく、
しかも素子に影響を与えることはなく対処でき、半導体
集積回路の、高集積度が可能となる。
全面にわたって形成されているので、大電流を素子に供
給する場合でも、配線の規格を設計変更することなく、
しかも素子に影響を与えることはなく対処でき、半導体
集積回路の、高集積度が可能となる。
【００１１】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の半導体集積回路の一実施例の平面
図、図２はその要部の断面図、図３はその概略構成を示
す部分分解斜視図である。これらの図において、１は半
導体基板であり、この半導体基板の略全面にわたってト
ランジスタ領域が配設され、各種トランジスタ２が形成
されている。このトランジスタ２を形成した半導体基板
１の上には第１層間絶縁膜３が形成され、かつトランジ
スタを相互に電気接続するための信号配線４が形成され
る。この信号配線４は複数層、ここでは第１信号配線４
ａと第２信号配線４ｂとで２層にわたって形成され、各
信号配線４ａ，４ｂはコンタクト５により前記トランジ
スタ２に接続され、かつ信号配線４ａ，４ｂが相互に電
気接続される。そして、この信号配線の上層の第２層間
絶縁膜６上に電源配線７が形成され、その上に第３層間
絶縁膜８を介して接地配線９が形成される。これらの電
源配線７と接地配線９とは、それぞれ前記半導体基板１
の全面にわたって延設されている。
する。図１は本発明の半導体集積回路の一実施例の平面
図、図２はその要部の断面図、図３はその概略構成を示
す部分分解斜視図である。これらの図において、１は半
導体基板であり、この半導体基板の略全面にわたってト
ランジスタ領域が配設され、各種トランジスタ２が形成
されている。このトランジスタ２を形成した半導体基板
１の上には第１層間絶縁膜３が形成され、かつトランジ
スタを相互に電気接続するための信号配線４が形成され
る。この信号配線４は複数層、ここでは第１信号配線４
ａと第２信号配線４ｂとで２層にわたって形成され、各
信号配線４ａ，４ｂはコンタクト５により前記トランジ
スタ２に接続され、かつ信号配線４ａ，４ｂが相互に電
気接続される。そして、この信号配線の上層の第２層間
絶縁膜６上に電源配線７が形成され、その上に第３層間
絶縁膜８を介して接地配線９が形成される。これらの電
源配線７と接地配線９とは、それぞれ前記半導体基板１
の全面にわたって延設されている。
【００１２】そして、前記電源配線７は前記信号配線４
を避けて第１及び第２層間絶縁膜３，６に設けた電源コ
ンタクト１０を通してトランジスタ２に接続される。ま
た、電源配線７の一部には配線が除去されたスペース１
２が設けられており、このスペース１２箇所には接地配
線９をトランジスタ２に接続するための接地コンタクト
１１が設けられている。接地配線９は前記電源配線７と
信号配線４を避けて前記接地コンタクト１１によりトラ
ンジスタ２に接続される。このとき、接地コンタクト１
１の周囲には電源配線７との短絡を避けるために絶縁分
離層１３を設けている。
を避けて第１及び第２層間絶縁膜３，６に設けた電源コ
ンタクト１０を通してトランジスタ２に接続される。ま
た、電源配線７の一部には配線が除去されたスペース１
２が設けられており、このスペース１２箇所には接地配
線９をトランジスタ２に接続するための接地コンタクト
１１が設けられている。接地配線９は前記電源配線７と
信号配線４を避けて前記接地コンタクト１１によりトラ
ンジスタ２に接続される。このとき、接地コンタクト１
１の周囲には電源配線７との短絡を避けるために絶縁分
離層１３を設けている。
【００１３】なお、実際の製造に際しては、電源配線用
のマスクデータを作成する際に、接地配コンタクト１１
との間の絶縁分離層１３の部分を電源配線用マスクデー
タから除くことにより、接地コンタクト１１を電源配線
７と分離して形成できる。また、この場合、トランジス
タ２に対しては、予め電源コンタクト１０と接地コンタ
クト１１とを形成しておき、電源配線７と接地配線９を
形成する際に、各コンタクト１０，１１を介して各配線
の一部をそれぞれトランジスタ２に接続するように製造
を行う。
のマスクデータを作成する際に、接地配コンタクト１１
との間の絶縁分離層１３の部分を電源配線用マスクデー
タから除くことにより、接地コンタクト１１を電源配線
７と分離して形成できる。また、この場合、トランジス
タ２に対しては、予め電源コンタクト１０と接地コンタ
クト１１とを形成しておき、電源配線７と接地配線９を
形成する際に、各コンタクト１０，１１を介して各配線
の一部をそれぞれトランジスタ２に接続するように製造
を行う。
【００１４】このように、信号配線４に対して電源配線
７と接地配線９とを異なる配線層で形成することで、信
号配線４は電源配線７と接地配線９との干渉を避けるた
めのパターン上の制約を受けることがなく、任意のパタ
ーンに形成でき、これに伴ってトランジスタ２を半導体
基板１の全面にわたって任意の位置に配置することが可
能となり、半導体集積回路の設計の自由度を高めること
ができる。
７と接地配線９とを異なる配線層で形成することで、信
号配線４は電源配線７と接地配線９との干渉を避けるた
めのパターン上の制約を受けることがなく、任意のパタ
ーンに形成でき、これに伴ってトランジスタ２を半導体
基板１の全面にわたって任意の位置に配置することが可
能となり、半導体集積回路の設計の自由度を高めること
ができる。
【００１５】また、電源配線７と接地配線９は半導体基
板１の全面にわたって形成されているので、大電流をト
ランジスタ１に供給する場合でも、配線幅や長さ等を設
計変更することなく、そのままの状態で種々の規格の半
導体集積回路に対処することができる。また、このとき
トランジスタを形成している領域に影響を与えることが
ないので、トランジスタ２の高密度配置が可能となり、
結果として高集積度が可能となる。更に、この実施例で
は、接地配線９を最上層に形成しているので、トランジ
スタ２や信号配線４に対する接地シールド効果を得るこ
ともできる。
板１の全面にわたって形成されているので、大電流をト
ランジスタ１に供給する場合でも、配線幅や長さ等を設
計変更することなく、そのままの状態で種々の規格の半
導体集積回路に対処することができる。また、このとき
トランジスタを形成している領域に影響を与えることが
ないので、トランジスタ２の高密度配置が可能となり、
結果として高集積度が可能となる。更に、この実施例で
は、接地配線９を最上層に形成しているので、トランジ
スタ２や信号配線４に対する接地シールド効果を得るこ
ともできる。
【００１６】ここで、本発明では図４のように、電源配
線７と接地配線９の各コンタクト１０，１１をそれぞれ
信号配線４の一部に接続し、この信号配線４とそのコン
タクト５を介してトランジスタ２に接続することで、信
号配線４の一部を電源配線または接地配線として構成し
てもよい。この構成では、信号配線４が多層構造の場合
に、電源配線７と接地配線９の各コンタクト１０，１１
の深さ、特に最上層の接地配線９とトランジスタ２とを
接続するための接地コンタクト１１が深くなることを回
避し、接地コンタクト１１における接続不良を解消し、
かつ製造が困難になることを回避する。
線７と接地配線９の各コンタクト１０，１１をそれぞれ
信号配線４の一部に接続し、この信号配線４とそのコン
タクト５を介してトランジスタ２に接続することで、信
号配線４の一部を電源配線または接地配線として構成し
てもよい。この構成では、信号配線４が多層構造の場合
に、電源配線７と接地配線９の各コンタクト１０，１１
の深さ、特に最上層の接地配線９とトランジスタ２とを
接続するための接地コンタクト１１が深くなることを回
避し、接地コンタクト１１における接続不良を解消し、
かつ製造が困難になることを回避する。
【００１７】なお、電源配線を最上層の配線層で形成
し、その下層に接地配線を設けることも可能である。ま
た、電源配線及び接地配線はその全面の全てに導電膜が
存在するものに限られず、各配線が網目状、或いは格子
状に形成されていてもよいことは言うまでもない。
し、その下層に接地配線を設けることも可能である。ま
た、電源配線及び接地配線はその全面の全てに導電膜が
存在するものに限られず、各配線が網目状、或いは格子
状に形成されていてもよいことは言うまでもない。
【００１８】
【発明の効果】以上説明したように本発明は、半導体基
板に形成された素子に対して電気接続が行われる電源配
線と接地配線とは信号配線と異なる独立した配線層とし
て形成され、かつこれら電源配線と接地配線とは半導体
基板の全面にわたって形成され、かつそれぞれの配線が
前記素子に対して個々に接続されているので、素子を半
導体基板の任意の位置に形成でき、かつ電源配線及び接
地配線と素子とのコンタクトを半導体基板の任意の位置
に配置できるため、信号配線や素子を配設する位置や領
域に制限を受けることがなく、設計の自由度を高めるこ
とができる。また、素子を半導体基板の全面にわたって
配置することができ、半導体集積回路の高集積化が可能
となる。更に、素子に対して大電流を供給する場合でも
電源配線と接地配線を設計変更する必要がなく、しかも
これによっても素子の配設領域に制限を受けることはな
い。
板に形成された素子に対して電気接続が行われる電源配
線と接地配線とは信号配線と異なる独立した配線層とし
て形成され、かつこれら電源配線と接地配線とは半導体
基板の全面にわたって形成され、かつそれぞれの配線が
前記素子に対して個々に接続されているので、素子を半
導体基板の任意の位置に形成でき、かつ電源配線及び接
地配線と素子とのコンタクトを半導体基板の任意の位置
に配置できるため、信号配線や素子を配設する位置や領
域に制限を受けることがなく、設計の自由度を高めるこ
とができる。また、素子を半導体基板の全面にわたって
配置することができ、半導体集積回路の高集積化が可能
となる。更に、素子に対して大電流を供給する場合でも
電源配線と接地配線を設計変更する必要がなく、しかも
これによっても素子の配設領域に制限を受けることはな
い。
【００１９】また、本発明では、電源配線と接地配線と
は信号配線の上層に積層状態に形成され、上層に設けた
配線は下層に設けたスペースにおいてコンタクトホール
を介して素子に電気接続されるように構成されるので、
電源配線と接地配線を半導体基板の全面にわたって形成
しても両配線層が相互に干渉されることはない。
は信号配線の上層に積層状態に形成され、上層に設けた
配線は下層に設けたスペースにおいてコンタクトホール
を介して素子に電気接続されるように構成されるので、
電源配線と接地配線を半導体基板の全面にわたって形成
しても両配線層が相互に干渉されることはない。
【００２０】更に、本発明の半導体集積回路は、半導体
基板の上層に絶縁膜を介して１以上の信号配線を構成す
る配線層が形成され、この信号配線の上層に全面にわた
って絶縁膜を介して電源配線の配線層が形成され、その
上層に全面にわたって絶縁膜を介して接地配線の配線層
が形成されるので、接地配線により信号配線を接地シー
ルドし、電気特性の安定化を図ることも可能となる。
基板の上層に絶縁膜を介して１以上の信号配線を構成す
る配線層が形成され、この信号配線の上層に全面にわた
って絶縁膜を介して電源配線の配線層が形成され、その
上層に全面にわたって絶縁膜を介して接地配線の配線層
が形成されるので、接地配線により信号配線を接地シー
ルドし、電気特性の安定化を図ることも可能となる。
【図１】本発明の半導体集積回路の一実施例の平面図で
ある。
ある。
【図２】図１の要部の拡大断面図である。
【図３】図１の一部を分解した概略斜視図である。
【図４】本発明の他の実施例の要部の拡大断面図であ
る。
る。
【図５】従来の半導体集積回路の一例の平面図である。
１ 半導体基板 ２ トランジスタ（素子） ４ 信号配線 ５ コンタクト ７ 電源配線 ９ 接地配線 １０ 電源コンタクト １１ 接地コンタクト
Claims (3)
- 【請求項１】 半導体基板に素子が形成され、かつ前記
半導体基板上に複数の配線層が形成され、これら配線層
は前記素子に接続される信号配線、電源配線、及び接地
配線を含んでいる半導体集積回路において、前記電源配
線と接地配線とは前記信号配線と異なる独立した配線層
として形成され、かつこれら電源配線と接地配線とは前
記半導体基板の全面にわたって形成され、かつそれぞれ
の配線と前記素子に対して個々に接続されたことを特徴
とする半導体集積回路。 - 【請求項２】 電源配線と接地配線とは信号配線の上層
に積層状態に形成され、上層に設けた配線は下層に設け
たスペースにおいてコンタクトを介して素子に電気接続
される請求項１の半導体集積回路。 - 【請求項３】 半導体基板の全面にわたって素子が形成
され、この半導体基板の上層に絶縁膜を介して１以上の
信号配線を構成する配線層が形成され、この信号配線の
上層に全面にわたって絶縁膜を介して電源配線の配線層
が形成され、その上層に全面にわたって絶縁膜を介して
接地配線の配線層が形成され、前記電源配線は前記信号
配線を貫通するコンタクトにより前記素子に接続され、
前記接地配線は前記電源配線の一部に設けたスペース箇
所において前記信号配線を貫通するコンタクトにより前
記素子に接続されたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28292294A JPH08124928A (ja) | 1994-10-21 | 1994-10-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28292294A JPH08124928A (ja) | 1994-10-21 | 1994-10-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08124928A true JPH08124928A (ja) | 1996-05-17 |
Family
ID=17658856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28292294A Pending JPH08124928A (ja) | 1994-10-21 | 1994-10-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08124928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319307A (ja) * | 2005-05-11 | 2006-11-24 | Samsung Sdi Co Ltd | 半導体装置及びその製造方法 |
| JP2011211037A (ja) * | 2010-03-30 | 2011-10-20 | Oki Electric Industry Co Ltd | 半導体装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132835A (ja) * | 1988-11-14 | 1990-05-22 | Toshiba Corp | 半導体集積回路装置 |
| JPH038360A (ja) * | 1989-06-06 | 1991-01-16 | Toshiba Corp | 半導体装置 |
| JPH05206278A (ja) * | 1992-01-24 | 1993-08-13 | Toshiba Corp | 半導体装置 |
| JPH0697281A (ja) * | 1992-09-11 | 1994-04-08 | Nec Ic Microcomput Syst Ltd | 半導体装置の電極配線構造 |
-
1994
- 1994-10-21 JP JP28292294A patent/JPH08124928A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132835A (ja) * | 1988-11-14 | 1990-05-22 | Toshiba Corp | 半導体集積回路装置 |
| JPH038360A (ja) * | 1989-06-06 | 1991-01-16 | Toshiba Corp | 半導体装置 |
| JPH05206278A (ja) * | 1992-01-24 | 1993-08-13 | Toshiba Corp | 半導体装置 |
| JPH0697281A (ja) * | 1992-09-11 | 1994-04-08 | Nec Ic Microcomput Syst Ltd | 半導体装置の電極配線構造 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319307A (ja) * | 2005-05-11 | 2006-11-24 | Samsung Sdi Co Ltd | 半導体装置及びその製造方法 |
| JP2011211037A (ja) * | 2010-03-30 | 2011-10-20 | Oki Electric Industry Co Ltd | 半導体装置及びその製造方法 |
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