JPH05206397A - Ｎａｎｄ型ｒｏｍおよびその製造方法 - Google Patents
Ｎａｎｄ型ｒｏｍおよびその製造方法Info
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- JPH05206397A JPH05206397A JP31183892A JP31183892A JPH05206397A JP H05206397 A JPH05206397 A JP H05206397A JP 31183892 A JP31183892 A JP 31183892A JP 31183892 A JP31183892 A JP 31183892A JP H05206397 A JPH05206397 A JP H05206397A
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】集積度の改善されたＮＡＮＤ型ＲＯＭを提供す
ること。 【構成】半導体基板表面にストライプ状に複数の溝８を
形成し、それら溝６の各々の側壁に素子分離用の絶縁膜
９ｂを設ける。互いに相隣る２つの溝で挟まれた領域を
第１の活性領域としそこにＭＯＳＦＥＴを直列接続した
第１のユニットアレーを配置する。溝の各々の底部を第
２の活性領域としそこに第２のユニットアレーを配置す
る。トレンチアイソレーション技術によるときは、ユニ
ットアレー間にトレンチが設けられるが、本発明ではそ
の代りに側壁絶縁膜を設けるのである。 【効果】トレンチの幅はリソグラフィー上の最小加工寸
法で制限されるが、側壁絶縁膜の幅はリソグラフィーに
よる制約を受けない。従って６４ＭビットのマスクＲＯ
Ｍでチップ寸法を約２ミリメータ小さくできる。
ること。 【構成】半導体基板表面にストライプ状に複数の溝８を
形成し、それら溝６の各々の側壁に素子分離用の絶縁膜
９ｂを設ける。互いに相隣る２つの溝で挟まれた領域を
第１の活性領域としそこにＭＯＳＦＥＴを直列接続した
第１のユニットアレーを配置する。溝の各々の底部を第
２の活性領域としそこに第２のユニットアレーを配置す
る。トレンチアイソレーション技術によるときは、ユニ
ットアレー間にトレンチが設けられるが、本発明ではそ
の代りに側壁絶縁膜を設けるのである。 【効果】トレンチの幅はリソグラフィー上の最小加工寸
法で制限されるが、側壁絶縁膜の幅はリソグラフィーに
よる制約を受けない。従って６４ＭビットのマスクＲＯ
Ｍでチップ寸法を約２ミリメータ小さくできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＮＡＮＤ型ＲＯＭに関する。
特にＮＡＮＤ型ＲＯＭに関する。
【０００２】
【従来の技術】近年、ＭＯＳ半導体集積回路の集積度は
著しく向上してきている。
著しく向上してきている。
【０００３】集積度の向上に伴い、ＭＯＳトランジスタ
によるＮＡＮＤ型ＲＯＭでは、一チップのメモリ容量が
３２Ｍビットから６４Ｍビットへと移りつつある。
によるＮＡＮＤ型ＲＯＭでは、一チップのメモリ容量が
３２Ｍビットから６４Ｍビットへと移りつつある。
【０００４】ＮＡＮＤ型ＲＯＭは互いに直列接続した複
数のメモリトランジスタから成るユニットアレーを列方
向に有している。すなわち、ディジット線と接地線との
間にユニット選択トランジスタを介してユニットアレー
を接続する。半導体チップには、１本のディジット線に
沿って複数のユニットアレーが１列または２列に配置さ
れる。このようなディジット線が複数本並行して配置さ
れて１つのセルアレーブロックを構成する。１チップに
複数のセルアレーブロックが配置されるのが普通であ
る。
数のメモリトランジスタから成るユニットアレーを列方
向に有している。すなわち、ディジット線と接地線との
間にユニット選択トランジスタを介してユニットアレー
を接続する。半導体チップには、１本のディジット線に
沿って複数のユニットアレーが１列または２列に配置さ
れる。このようなディジット線が複数本並行して配置さ
れて１つのセルアレーブロックを構成する。１チップに
複数のセルアレーブロックが配置されるのが普通であ
る。
【０００５】
【発明が解決しようとする課題】前述したユニットアレ
ーの列同士の絶縁には、ＭＯＳデバイスの場合、古くは
選択酸化法が使用されていたが、最近ではトレンチアイ
ソレーション技術が使用されている。すなわち、半導体
チップに所定幅の溝を形成し表面に酸化シリコン膜を形
成したのちＢＰＳＧ膜などの絶縁物で埋めて素子分離構
造体とする。この素子分離構造体の寸法、特に幅がＮＡ
ＮＤ型ＲＯＭの集積度を制限する大きな要因の一つであ
り、この幅の下限はリソグラフィー技術の最小加工寸法
で与えられる。最小加工寸法が例えば０．４μｍの場
合、隣接するユニットアレー列間の距離は、０．４μｍ
以下にすることはできない。
ーの列同士の絶縁には、ＭＯＳデバイスの場合、古くは
選択酸化法が使用されていたが、最近ではトレンチアイ
ソレーション技術が使用されている。すなわち、半導体
チップに所定幅の溝を形成し表面に酸化シリコン膜を形
成したのちＢＰＳＧ膜などの絶縁物で埋めて素子分離構
造体とする。この素子分離構造体の寸法、特に幅がＮＡ
ＮＤ型ＲＯＭの集積度を制限する大きな要因の一つであ
り、この幅の下限はリソグラフィー技術の最小加工寸法
で与えられる。最小加工寸法が例えば０．４μｍの場
合、隣接するユニットアレー列間の距離は、０．４μｍ
以下にすることはできない。
【０００６】したがって本発明の目的は、トレンチアイ
ソレーションを利用するより高集積化の可能なＮＡＮＤ
型ＲＯＭを提供することにある。
ソレーションを利用するより高集積化の可能なＮＡＮＤ
型ＲＯＭを提供することにある。
【０００７】
【課題を解決するための手段】本発明のＮＡＮＤ型ＲＯ
Ｍは、半導体基板の表面に選択的に形成された第１の素
子分離構造体で区画された複数のセルアレーブロック領
域を有している。これらセルアレーブロック領域の各々
には、所定幅の溝が所定のピッチで複数個設けられ、こ
れら溝の各々の側壁には第２の素子分離構造体として絶
縁膜が設けられている。前記溝の互いに相隣る２つで挟
まれた領域を第１の活性領域とし、前記溝の底面のうち
前記素子分離用の側壁絶縁膜と接触していない部分とそ
の下部を第２の活性領域とする。前記第１の活性領域の
表面および前記第２の活性領域の表面に第１のゲート絶
縁膜および第２のゲート絶縁膜を介してそれぞれ前記第
１の活性領域および前記第２の活性領域と交叉する方向
に配置された複数のワード線の支線が設けられている。
前記第１の活性領域および前記第２の活性領域には前記
ワード線の支線と自己整合してソース・ドレイン領域が
設けられている。すなわち、第１の活性領域および第２
の活性領域にはそれぞれ複数のセルトランジスタが直列
接続されてなる第１のユニットアレーおよび第２のユニ
ットアレーが配置される。一つの前記第１のユニットア
レーおよびこれに隣接する一つの前記第２のユニットア
レーのそれぞれの一端は、それぞれ第１のユニット選択
回路および第２のユニット選択回路を介して一つのディ
ジット線に接続され、また他端は接地線に接続される。
Ｍは、半導体基板の表面に選択的に形成された第１の素
子分離構造体で区画された複数のセルアレーブロック領
域を有している。これらセルアレーブロック領域の各々
には、所定幅の溝が所定のピッチで複数個設けられ、こ
れら溝の各々の側壁には第２の素子分離構造体として絶
縁膜が設けられている。前記溝の互いに相隣る２つで挟
まれた領域を第１の活性領域とし、前記溝の底面のうち
前記素子分離用の側壁絶縁膜と接触していない部分とそ
の下部を第２の活性領域とする。前記第１の活性領域の
表面および前記第２の活性領域の表面に第１のゲート絶
縁膜および第２のゲート絶縁膜を介してそれぞれ前記第
１の活性領域および前記第２の活性領域と交叉する方向
に配置された複数のワード線の支線が設けられている。
前記第１の活性領域および前記第２の活性領域には前記
ワード線の支線と自己整合してソース・ドレイン領域が
設けられている。すなわち、第１の活性領域および第２
の活性領域にはそれぞれ複数のセルトランジスタが直列
接続されてなる第１のユニットアレーおよび第２のユニ
ットアレーが配置される。一つの前記第１のユニットア
レーおよびこれに隣接する一つの前記第２のユニットア
レーのそれぞれの一端は、それぞれ第１のユニット選択
回路および第２のユニット選択回路を介して一つのディ
ジット線に接続され、また他端は接地線に接続される。
【０００８】このようなＮＡＮＤ型ＲＯＭは次のような
製造方法によって実現できる。
製造方法によって実現できる。
【０００９】まず、半導体基板の表面に選択的にフィー
ルド酸化膜を形成してセルアレーブロック領域を区画す
る。前記セルアレーブロック領域表面に第１のゲート絶
縁膜を形成し、第１の多結晶シリコン膜およびエッチン
グ阻止膜を順次に堆積する。前記エッチング阻止膜は、
好ましくは酸化シリコン膜であり、第１の多結晶シリコ
ン膜のエッチング手段に対しエッチングレートの小さい
ものである。前記セルアレーブロック領域において、前
記エッチング阻止膜、前記第１の多結晶シリコン膜およ
び前記第１のゲート絶縁膜からなる３層膜をパターニン
グして複数の溝形成領域を区画するマスクを形成する。
次に、前記溝形成領域の前記半導体基板をエッチングし
て溝を形成する。こうして前記フィード酸化膜および前
記溝により第１の活性領域が区画される。次に酸化シリ
コン膜などの絶縁膜を全面に堆積した後、異方性エッチ
ングを行ない前記溝の側壁にのみこれを素子分離用の絶
縁膜として残し、第２の活性領域を区画する。前記第２
の活性領域の表面に第２のゲート絶縁膜を形成する。次
に、第２の多結晶シリコン膜を全面に堆積し、前記溝部
でのみ前記第２の多結晶シリコン膜を被覆するレジスト
膜をマスクとして前記第２の多結晶シリコン膜および前
記エッチング阻止膜を除去する。タングステンシリサイ
ド膜などの高融点金属シリサイド膜を堆積しパターニン
グを行ないワード線の支線を形成する。このワード線の
支線は殆んどの部分でポリサイド構造を有している。次
に、低濃度ソース・ドレイン領域形成用のイオン注入を
行ない、前記ワード線の支線の側壁に絶縁性スペーサを
形成し、高濃度ソース・ドレイン形成用のイオン注入を
行なう。次に、ワード線の支線下の前記第１の活性領域
および第２の活性領域のうち選ばれたものにイオン注入
を行なってコーディングを行なう。
ルド酸化膜を形成してセルアレーブロック領域を区画す
る。前記セルアレーブロック領域表面に第１のゲート絶
縁膜を形成し、第１の多結晶シリコン膜およびエッチン
グ阻止膜を順次に堆積する。前記エッチング阻止膜は、
好ましくは酸化シリコン膜であり、第１の多結晶シリコ
ン膜のエッチング手段に対しエッチングレートの小さい
ものである。前記セルアレーブロック領域において、前
記エッチング阻止膜、前記第１の多結晶シリコン膜およ
び前記第１のゲート絶縁膜からなる３層膜をパターニン
グして複数の溝形成領域を区画するマスクを形成する。
次に、前記溝形成領域の前記半導体基板をエッチングし
て溝を形成する。こうして前記フィード酸化膜および前
記溝により第１の活性領域が区画される。次に酸化シリ
コン膜などの絶縁膜を全面に堆積した後、異方性エッチ
ングを行ない前記溝の側壁にのみこれを素子分離用の絶
縁膜として残し、第２の活性領域を区画する。前記第２
の活性領域の表面に第２のゲート絶縁膜を形成する。次
に、第２の多結晶シリコン膜を全面に堆積し、前記溝部
でのみ前記第２の多結晶シリコン膜を被覆するレジスト
膜をマスクとして前記第２の多結晶シリコン膜および前
記エッチング阻止膜を除去する。タングステンシリサイ
ド膜などの高融点金属シリサイド膜を堆積しパターニン
グを行ないワード線の支線を形成する。このワード線の
支線は殆んどの部分でポリサイド構造を有している。次
に、低濃度ソース・ドレイン領域形成用のイオン注入を
行ない、前記ワード線の支線の側壁に絶縁性スペーサを
形成し、高濃度ソース・ドレイン形成用のイオン注入を
行なう。次に、ワード線の支線下の前記第１の活性領域
および第２の活性領域のうち選ばれたものにイオン注入
を行なってコーディングを行なう。
【００１０】隣接する活性領域間に存在する素子分離用
の側壁絶縁膜の厚さは、リソグラフィー上の最小加工寸
法より小さくできるので、ＮＡＮＤ型ＲＯＭの集積度の
一層の向上が可能となる。
の側壁絶縁膜の厚さは、リソグラフィー上の最小加工寸
法より小さくできるので、ＮＡＮＤ型ＲＯＭの集積度の
一層の向上が可能となる。
【００１１】
【実施例】図２を参照すると本発明の一実施例の６４Ｍ
ビットのＮＡＮＤ型ＲＯＭは７．６ミリメータ×１２．
５ミリメータの長方形状の半導体チップ１００を有して
いる。この半導体チップ１００には０．６５ミリメータ
×９．７ミリメータのセルアレーブロック領域１０１が
０．２ミリメータの間隔をおいて８個設けられている。
これらの間隔部には一つ置きに１０２４本の出力線を有
するＸ−ブロックデコーダ１０２が配置されている。ま
た、２つの短辺寄りにそれぞれ周辺回路１０４および１
０５が配置されている。周辺回路１０４には、１６本の
出力線を有するＸ−メインデコーダが８個含まれてい
る。周辺回路１０５には、５１２本のディジット線を選
択するＹ−セレクタが８個含まれている。また、周辺回
路１０５には、５１２本のディジット線を選択するＹ−
セレクタと８個のセルアレーブロックを選択するＹ−デ
コーダが含まれている。
ビットのＮＡＮＤ型ＲＯＭは７．６ミリメータ×１２．
５ミリメータの長方形状の半導体チップ１００を有して
いる。この半導体チップ１００には０．６５ミリメータ
×９．７ミリメータのセルアレーブロック領域１０１が
０．２ミリメータの間隔をおいて８個設けられている。
これらの間隔部には一つ置きに１０２４本の出力線を有
するＸ−ブロックデコーダ１０２が配置されている。ま
た、２つの短辺寄りにそれぞれ周辺回路１０４および１
０５が配置されている。周辺回路１０４には、１６本の
出力線を有するＸ−メインデコーダが８個含まれてい
る。周辺回路１０５には、５１２本のディジット線を選
択するＹ−セレクタが８個含まれている。また、周辺回
路１０５には、５１２本のディジット線を選択するＹ−
セレクタと８個のセルアレーブロックを選択するＹ−デ
コーダが含まれている。
【００１２】次に、セルアレーブロックには複数のユニ
ットアレーが含まれている。
ットアレーが含まれている。
【００１３】図３を参照すると、一本のディジット線Ｙ
には第１のユニットアレーＵＡ１および第２のユニット
アレーＵＡ２がそれぞれ選択用トランジスタＳ１１およ
びＳ１２、Ｓ２１およびＳ２２を介して並列に接続され
ている。このようなユニットアレー対が後述するように
５１２対一本のディジット線に接続される。第１のユニ
ットアレーＵＡ１は１６個のセルトランジスタＭ１１，
Ｍ１２，…，Ｍ１１６を直列に接続したものであり、第
２のユニットアレーＵＡ２は、同様にＭ２１，Ｍ２２，
…，Ｍ２１６を直列に接続したものである。これらのセ
ルトランジスタは、便宜上、全てエンハンスメント型と
して図示してあるが、実際には、デプレション型が混じ
っている。どのセルトランジスタをデプレション型にす
るかは、ＲＯＭに書き込むデータによる。選択用トラン
ジスタＳ１２およびＳ２１はデプレション型である。ユ
ニット選択線ＵＳ１またはＵＳ２のうちいずれか一方の
電位を“Ｈ”にすると、第１のユニットアレーＵＡ１ま
たは第２のユニットアレーＵＡ２のいずれか一方がディ
ジット線につながる。ｘ１，ｘ２，…，ｘ１６は後述の
ワード線の支線である。図４に示すように、このような
ユニットアレー対ＵＡＰが複数個、一本のディジット線
Ｙに接続される。図４において、Ｍ１およびＭ２はそれ
ぞれ１６個のセルトランジスタを表わし、Ｓ１およびＳ
２はそれぞれ２個の選択用トランジスタを表わす。同様
に、ＵＳは２本のユニット選択線を、ｘは１６本のワー
ド線の支線をそれぞれ表わす。ＧＮＤＸはセルアレーブ
ロックにおいて、ディジット線と直交する方向に走る接
地線（以下Ｘ方向接地線という）、ＧＮＤは複数のＸ方
向接地線を相互に接続する接地線（以下Ｙ方向接地線と
いう）である。
には第１のユニットアレーＵＡ１および第２のユニット
アレーＵＡ２がそれぞれ選択用トランジスタＳ１１およ
びＳ１２、Ｓ２１およびＳ２２を介して並列に接続され
ている。このようなユニットアレー対が後述するように
５１２対一本のディジット線に接続される。第１のユニ
ットアレーＵＡ１は１６個のセルトランジスタＭ１１，
Ｍ１２，…，Ｍ１１６を直列に接続したものであり、第
２のユニットアレーＵＡ２は、同様にＭ２１，Ｍ２２，
…，Ｍ２１６を直列に接続したものである。これらのセ
ルトランジスタは、便宜上、全てエンハンスメント型と
して図示してあるが、実際には、デプレション型が混じ
っている。どのセルトランジスタをデプレション型にす
るかは、ＲＯＭに書き込むデータによる。選択用トラン
ジスタＳ１２およびＳ２１はデプレション型である。ユ
ニット選択線ＵＳ１またはＵＳ２のうちいずれか一方の
電位を“Ｈ”にすると、第１のユニットアレーＵＡ１ま
たは第２のユニットアレーＵＡ２のいずれか一方がディ
ジット線につながる。ｘ１，ｘ２，…，ｘ１６は後述の
ワード線の支線である。図４に示すように、このような
ユニットアレー対ＵＡＰが複数個、一本のディジット線
Ｙに接続される。図４において、Ｍ１およびＭ２はそれ
ぞれ１６個のセルトランジスタを表わし、Ｓ１およびＳ
２はそれぞれ２個の選択用トランジスタを表わす。同様
に、ＵＳは２本のユニット選択線を、ｘは１６本のワー
ド線の支線をそれぞれ表わす。ＧＮＤＸはセルアレーブ
ロックにおいて、ディジット線と直交する方向に走る接
地線（以下Ｘ方向接地線という）、ＧＮＤは複数のＸ方
向接地線を相互に接続する接地線（以下Ｙ方向接地線と
いう）である。
【００１４】図５に示すように、セルアレーブロック領
域１０１には縦方向にディジット線Ｙ１，Ｙ２，…，Ｙ
５１２が設けられ、横方向にワード線の支線ｘ１，ｘ
２，…，ｘ１６が５１２組，ユニット選択線ＵＳ１，Ｕ
Ｓが５１２組走っている。ディジット線Ｙ１，Ｙ２，…
は周辺回路（図２の１０５）に接続され、ワード線の支
線ｘ１，ｘ２，…は配線領域（図２の１０３）でそれぞ
れワード線の幹線Ｘ１，Ｘ２，…に合流して周辺回路
（図２の１０４）のＸ−メインデコーダ１０４ａに接続
される。ユニット選択線ＵＳ１，ＵＳ２はＸ−ブロック
デコーダ１０２に接続される。また、６４本のディジッ
ト線毎にＹ方向接地線ＧＮＤ１，ＧＮＤ２，…ＧＮＤ９
が設けられている。図において、白丸印はディジット線
とユニットアレーとの接続点を示す。
域１０１には縦方向にディジット線Ｙ１，Ｙ２，…，Ｙ
５１２が設けられ、横方向にワード線の支線ｘ１，ｘ
２，…，ｘ１６が５１２組，ユニット選択線ＵＳ１，Ｕ
Ｓが５１２組走っている。ディジット線Ｙ１，Ｙ２，…
は周辺回路（図２の１０５）に接続され、ワード線の支
線ｘ１，ｘ２，…は配線領域（図２の１０３）でそれぞ
れワード線の幹線Ｘ１，Ｘ２，…に合流して周辺回路
（図２の１０４）のＸ−メインデコーダ１０４ａに接続
される。ユニット選択線ＵＳ１，ＵＳ２はＸ−ブロック
デコーダ１０２に接続される。また、６４本のディジッ
ト線毎にＹ方向接地線ＧＮＤ１，ＧＮＤ２，…ＧＮＤ９
が設けられている。図において、白丸印はディジット線
とユニットアレーとの接続点を示す。
【００１５】上に概要を説明したセルアレーブロックの
構成は本発明に特有ではない。
構成は本発明に特有ではない。
【００１６】次に、図１，図６ないし図２３を参照し
て、セルアレーブロックの具体的構造についてその製造
工程に沿って説明する。
て、セルアレーブロックの具体的構造についてその製造
工程に沿って説明する。
【００１７】Ｐ型シリコン基板の表面部に深さ４から６
マイクロメータ、不純物濃度５×１０16ｃｍ-3のＰウェ
ルを形成する。周辺回路をＮチャネルＭＯＳＦＥＴで構
成するときはほぼ全域に、ＣＭＯＳ構成にするときはＰ
チャネルＭＯＳＦＥＴ形成領域を除くほぼ全域に形成す
る（以下、周辺回路をＮチャネルＭＯＳＦＥＴで構成す
る場合について説明する）。
マイクロメータ、不純物濃度５×１０16ｃｍ-3のＰウェ
ルを形成する。周辺回路をＮチャネルＭＯＳＦＥＴで構
成するときはほぼ全域に、ＣＭＯＳ構成にするときはＰ
チャネルＭＯＳＦＥＴ形成領域を除くほぼ全域に形成す
る（以下、周辺回路をＮチャネルＭＯＳＦＥＴで構成す
る場合について説明する）。
【００１８】次に、図６に示すように、選択酸化法によ
り厚さ０．４マイクロメータのフィールド酸化膜２を形
成してセルアレーブロック領域１０１およびＸ−ブロッ
クデコーダや周辺回路の図示しない素子形成領域を区画
する。さらに、セルアレーブロック領域１０１および素
子形成領域でＰウェル１の表面に、厚さ１０から２０ナ
ノメータの第１のゲート酸化膜３を形成し、全面に厚さ
１００ナノメータのリンをドープした第１の多結晶シリ
コン膜４および厚さ２００ナノメータの酸化シリコン膜
５をエッチング阻止膜として順次に堆積する。
り厚さ０．４マイクロメータのフィールド酸化膜２を形
成してセルアレーブロック領域１０１およびＸ−ブロッ
クデコーダや周辺回路の図示しない素子形成領域を区画
する。さらに、セルアレーブロック領域１０１および素
子形成領域でＰウェル１の表面に、厚さ１０から２０ナ
ノメータの第１のゲート酸化膜３を形成し、全面に厚さ
１００ナノメータのリンをドープした第１の多結晶シリ
コン膜４および厚さ２００ナノメータの酸化シリコン膜
５をエッチング阻止膜として順次に堆積する。
【００１９】次に、図７に示すように、フォトレジスト
膜６を塗布し、セルアレーブロック全域で幅０．８マイ
クロメータのストライプ状の開口７ａを０．５マイクロ
メータの間隔をおいて複数個並列に設け、このフォトレ
ジスト膜６をマスクとして酸化シリコン膜５をエッチン
グする。フォトレジスト膜６を除去し、開口付きの酸化
シリコン膜をマスクとして四塩化炭素ＣＣｌ4 系のガス
を用いた異方性エッチングにより、図８に示すように、
第１の多結晶シリコン膜４および第１のゲート酸化膜３
を除去し、開口７ｂを有する溝形成領域を区画するマス
クを形成する。
膜６を塗布し、セルアレーブロック全域で幅０．８マイ
クロメータのストライプ状の開口７ａを０．５マイクロ
メータの間隔をおいて複数個並列に設け、このフォトレ
ジスト膜６をマスクとして酸化シリコン膜５をエッチン
グする。フォトレジスト膜６を除去し、開口付きの酸化
シリコン膜をマスクとして四塩化炭素ＣＣｌ4 系のガス
を用いた異方性エッチングにより、図８に示すように、
第１の多結晶シリコン膜４および第１のゲート酸化膜３
を除去し、開口７ｂを有する溝形成領域を区画するマス
クを形成する。
【００２０】次に、図９に示すように、異方性エッチン
グにより垂直方向に０．２マイクロメータ、Ｐウェル１
のシリコンを除去し溝８を形成することにより、溝８お
よびフィールド酸化膜２で第１の活性領域を区画する。
この段階で酸化シリコン膜５ａの厚さは約１００ナノメ
ータに減っている。エッチング用のガスは臭化水素ＨＢ
ｒ、三フッ化窒素ＮＦ3 、酸素とヘリウムの混合ガスを
容積比５：１：１の割合で含み、圧力は５０ｍＴｏｒ
ｒ、パワーは５００Ｗ一定とする。このような条件でエ
ッチングを行なうときは、側壁が垂直の溝を形成するこ
とができる。 次に、Ｓｉ（ＯＣ2 Ｈ5 ）4 の熱分解を
利用した減圧ＣＶＤ法により、図１０に示すように、厚
さ２００ナノメータの酸化シリコン膜９を全面に堆積す
る。
グにより垂直方向に０．２マイクロメータ、Ｐウェル１
のシリコンを除去し溝８を形成することにより、溝８お
よびフィールド酸化膜２で第１の活性領域を区画する。
この段階で酸化シリコン膜５ａの厚さは約１００ナノメ
ータに減っている。エッチング用のガスは臭化水素ＨＢ
ｒ、三フッ化窒素ＮＦ3 、酸素とヘリウムの混合ガスを
容積比５：１：１の割合で含み、圧力は５０ｍＴｏｒ
ｒ、パワーは５００Ｗ一定とする。このような条件でエ
ッチングを行なうときは、側壁が垂直の溝を形成するこ
とができる。 次に、Ｓｉ（ＯＣ2 Ｈ5 ）4 の熱分解を
利用した減圧ＣＶＤ法により、図１０に示すように、厚
さ２００ナノメータの酸化シリコン膜９を全面に堆積す
る。
【００２１】次に、ＣＨＦ3 とＯ2 の混合ガスを利用し
た異方性エッチングを行ない、図１１に示すように、溝
の側壁に素子分離用の絶縁膜９ａを形成する。このと
き、酸化シリコン膜５ｂの厚さは５０ナノメータにな
り、絶縁膜９ａの幅（底面と接している部分の厚さ）は
１５０ナノメータとなる。溝の底面のうち絶縁膜９ａで
覆われているない部分が第２の活性領域となる。この第
２の活性領域の表面に第２のゲート酸化膜１０を形成す
る。第２のゲート酸化膜１０は、前述の第１のゲート酸
化膜３と同一製法で実質上同一の膜厚に形成するのが好
ましい。次に、リンをドープした厚さ１００ナノメータ
の第２の多結晶シリコン膜１１を全面に堆積する。次
に、溝の上部のみフォトレジスト膜１２で被覆する。
た異方性エッチングを行ない、図１１に示すように、溝
の側壁に素子分離用の絶縁膜９ａを形成する。このと
き、酸化シリコン膜５ｂの厚さは５０ナノメータにな
り、絶縁膜９ａの幅（底面と接している部分の厚さ）は
１５０ナノメータとなる。溝の底面のうち絶縁膜９ａで
覆われているない部分が第２の活性領域となる。この第
２の活性領域の表面に第２のゲート酸化膜１０を形成す
る。第２のゲート酸化膜１０は、前述の第１のゲート酸
化膜３と同一製法で実質上同一の膜厚に形成するのが好
ましい。次に、リンをドープした厚さ１００ナノメータ
の第２の多結晶シリコン膜１１を全面に堆積する。次
に、溝の上部のみフォトレジスト膜１２で被覆する。
【００２２】次に、フォトレジスト膜１２をマスクとし
て、ＣＦ4 とＯ2 の混合ガスを利用した等方性エッチン
グにより、図１２に示すように、第２の多結晶シリコン
膜を除去する。続いて、ＣＨＦ3 とＯ2 の混合ガスを利
用した異方性エッチングにより、図１３に示すように、
酸化シリコン膜５ｂを除去する。
て、ＣＦ4 とＯ2 の混合ガスを利用した等方性エッチン
グにより、図１２に示すように、第２の多結晶シリコン
膜を除去する。続いて、ＣＨＦ3 とＯ2 の混合ガスを利
用した異方性エッチングにより、図１３に示すように、
酸化シリコン膜５ｂを除去する。
【００２３】次に、フォトレジスト膜１２を除去し、図
１４，図１５に示すように、厚さ１００ナノメータのタ
ングステンシリサイド膜１３を全面に堆積したのちパタ
ーニングをしてゲート電極を兼ねるワード線の支線１３
（ｘ１），…，１３（ｘ１６）およびユニット選択線Ｕ
Ｓ１，ＵＳ２を形成する。これらのワード線の支線１３
（ｘ１）等は、セルアレーブロック領域１０１で第１の
活性領域１４および第２の活性領域１５上を横断してい
る。この段階で周辺回路等の素子形成領域上にはＭＯＳ
ＦＥＴのゲート電極が形成される。
１４，図１５に示すように、厚さ１００ナノメータのタ
ングステンシリサイド膜１３を全面に堆積したのちパタ
ーニングをしてゲート電極を兼ねるワード線の支線１３
（ｘ１），…，１３（ｘ１６）およびユニット選択線Ｕ
Ｓ１，ＵＳ２を形成する。これらのワード線の支線１３
（ｘ１）等は、セルアレーブロック領域１０１で第１の
活性領域１４および第２の活性領域１５上を横断してい
る。この段階で周辺回路等の素子形成領域上にはＭＯＳ
ＦＥＴのゲート電極が形成される。
【００２４】次に、図１６，図１７に示すように、ワー
ド線の支線１３（ｘ１），…，ユニット選択線ＳＵ１，
ＳＵ２とそれぞれ自己整合して低濃度ソース・ドレイン
領域を形成する。すなわち、リンイオンを６０ｋｅＶで
５×１０13ｃｍ-2程度注入し、リンイオン注入層２１
（斜線で表示）を形成し、熱処理を行なって活性化する
のであるが、この活性化処理は後に行なわれる層間絶縁
膜の９００℃前後の熱処理工程で代用される。
ド線の支線１３（ｘ１），…，ユニット選択線ＳＵ１，
ＳＵ２とそれぞれ自己整合して低濃度ソース・ドレイン
領域を形成する。すなわち、リンイオンを６０ｋｅＶで
５×１０13ｃｍ-2程度注入し、リンイオン注入層２１
（斜線で表示）を形成し、熱処理を行なって活性化する
のであるが、この活性化処理は後に行なわれる層間絶縁
膜の９００℃前後の熱処理工程で代用される。
【００２５】次に、厚さ１００ナノメータの酸化シリコ
ン膜を全面に堆積し、エッチバックを行なうことによ
り、図１８，図１９に示すように、ワード線の支線１３
（ｘ１）等の側壁に絶縁性スペーサ２２を形成する。こ
のとき素子分離用の絶縁膜の形状は多少変って９ｂのよ
うになる。
ン膜を全面に堆積し、エッチバックを行なうことによ
り、図１８，図１９に示すように、ワード線の支線１３
（ｘ１）等の側壁に絶縁性スペーサ２２を形成する。こ
のとき素子分離用の絶縁膜の形状は多少変って９ｂのよ
うになる。
【００２６】続いて、図２０に示すように、全面に厚さ
１０ナノメータの酸化シリコン膜１６を堆積したのち、
高濃度ソース・ドレイン領域形成のため、ヒ素イオンを
７０ｋｅＶで、５×１０15ｃｍ-2程度注入し、ヒ素イオ
ン注入層１７（密な斜線で表示）を形成する。
１０ナノメータの酸化シリコン膜１６を堆積したのち、
高濃度ソース・ドレイン領域形成のため、ヒ素イオンを
７０ｋｅＶで、５×１０15ｃｍ-2程度注入し、ヒ素イオ
ン注入層１７（密な斜線で表示）を形成する。
【００２７】次に、図１，図２１に示すように、ワード
線の支線１３（ｘ１）等の下方の第１の活性領域および
第２の活性領域、つまりセルトランジスタまたは選択用
トランジスタのチャネル領域のうち選ばれたものに、リ
ンイオンを１８０ｋｅＶで、１×１０14ｃｍ-2程度注入
してコード注入層１８−１（右下り斜線で表示）を形成
する。こうして選択用トランジスタＳ１２，Ｓ２１をデ
プレション型にし、セルトランジスタに所定のコードに
応じたデータの書き込みを行なう。この工程で、ワード
線の支線１３（ｘ１６）の片側にもリン注入層１８−２
を同様に形成する。Ｘ方向接地線を形成するためであ
る。同様に、ユニット選択線ＵＳ１の片側にもリン注入
層１８−３を形成する。リン注入層１８−３は、第１の
活性領域に配置される第１のユニットアレーと第２の活
性領域に配置される第２のユニットアレーを同一のディ
ジット線に接続するために形成する。
線の支線１３（ｘ１）等の下方の第１の活性領域および
第２の活性領域、つまりセルトランジスタまたは選択用
トランジスタのチャネル領域のうち選ばれたものに、リ
ンイオンを１８０ｋｅＶで、１×１０14ｃｍ-2程度注入
してコード注入層１８−１（右下り斜線で表示）を形成
する。こうして選択用トランジスタＳ１２，Ｓ２１をデ
プレション型にし、セルトランジスタに所定のコードに
応じたデータの書き込みを行なう。この工程で、ワード
線の支線１３（ｘ１６）の片側にもリン注入層１８−２
を同様に形成する。Ｘ方向接地線を形成するためであ
る。同様に、ユニット選択線ＵＳ１の片側にもリン注入
層１８−３を形成する。リン注入層１８−３は、第１の
活性領域に配置される第１のユニットアレーと第２の活
性領域に配置される第２のユニットアレーを同一のディ
ジット線に接続するために形成する。
【００２８】次に、図２２，図２３に示すように、層間
絶縁膜１９を形成するため、ＢＰＳＧなどを堆積し、平
坦化処理を行なう。この段階でリンイオン注入層２１、
ヒ素注入層１７およびコード注入層１８−２等は活性化
されるとともに不純物の若干の拡散が起りそれぞれ低濃
度ソース・ドレイン領域２１ａ，高濃度ソース・ドレイ
ン領域１７ａおよびコード拡散層１８−２ａ等となる。
次に、段差部近傍上にコンタクト孔Ｃ１（長方形に１本
の斜線を引いて表示）およびＣ２（長方形に２本の斜線
を引いて表示）、ワード線の支線１３（ｘ１）…等の端
部上にスルーホールＣ３（長方形で表示）をそれぞれ形
成した後、Ａｌ−Ｓｉ合金膜２０を堆積しパターニング
を行なうことによってワード線の幹線２０（Ｘ１），
…，ディジット線２０（Ｙ５１２），…，Ｙ方向接地線
２０（ＧＮＤ９），…を形成する。
絶縁膜１９を形成するため、ＢＰＳＧなどを堆積し、平
坦化処理を行なう。この段階でリンイオン注入層２１、
ヒ素注入層１７およびコード注入層１８−２等は活性化
されるとともに不純物の若干の拡散が起りそれぞれ低濃
度ソース・ドレイン領域２１ａ，高濃度ソース・ドレイ
ン領域１７ａおよびコード拡散層１８−２ａ等となる。
次に、段差部近傍上にコンタクト孔Ｃ１（長方形に１本
の斜線を引いて表示）およびＣ２（長方形に２本の斜線
を引いて表示）、ワード線の支線１３（ｘ１）…等の端
部上にスルーホールＣ３（長方形で表示）をそれぞれ形
成した後、Ａｌ−Ｓｉ合金膜２０を堆積しパターニング
を行なうことによってワード線の幹線２０（Ｘ１），
…，ディジット線２０（Ｙ５１２），…，Ｙ方向接地線
２０（ＧＮＤ９），…を形成する。
【００２９】以上の説明において、図１１におけるフォ
トレジスト膜１２の露光工程、図１６，図１７における
タングステンシリサイド膜１３等のパターニングおよび
図２２，図２３におけるＡｌ−Ｓｉ合金膜２０のパター
ニングを行なうためのフォトレジスト膜の露光工程でＣ
ＥＬ技術を用いることができる。ＣＥＬ技術について
は、アイ・イー・イー・イー エレクトロン デバイス
レターズ誌 （ＩＥＥＥＥＬＥＣＴＲＯＮ ＤＥＶＩ
ＣＥ ＬＥＴＴＥＲＳ），第ＥＤＬ−４巻、第１号、１
月、１９８３年，に記載の論文“コントラスト エンハ
ンスト フォトリソグラフィー”（Ｃｏｎｔｒａｓｔ
ＥｎｈａｎｃｅｄＰｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）
に紹介されている。すなわち、ポジ型フォトレジスト膜
の表面にＧＥ社製のＣＥＭ−２などの褪色性物質を厚さ
１００から３００ナノメータ塗布してから露光し、露光
後にこのＣＥＬ膜を除去し、フォトレジスト膜の現像を
行なうのである。ポジ型フォトレジスト膜はそもそも露
光により透明度を増すものであり、現在では必ずしもこ
のＣＥＬ技術を用いなくても微細パターンの形成は可能
である。
トレジスト膜１２の露光工程、図１６，図１７における
タングステンシリサイド膜１３等のパターニングおよび
図２２，図２３におけるＡｌ−Ｓｉ合金膜２０のパター
ニングを行なうためのフォトレジスト膜の露光工程でＣ
ＥＬ技術を用いることができる。ＣＥＬ技術について
は、アイ・イー・イー・イー エレクトロン デバイス
レターズ誌 （ＩＥＥＥＥＬＥＣＴＲＯＮ ＤＥＶＩ
ＣＥ ＬＥＴＴＥＲＳ），第ＥＤＬ−４巻、第１号、１
月、１９８３年，に記載の論文“コントラスト エンハ
ンスト フォトリソグラフィー”（Ｃｏｎｔｒａｓｔ
ＥｎｈａｎｃｅｄＰｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）
に紹介されている。すなわち、ポジ型フォトレジスト膜
の表面にＧＥ社製のＣＥＭ−２などの褪色性物質を厚さ
１００から３００ナノメータ塗布してから露光し、露光
後にこのＣＥＬ膜を除去し、フォトレジスト膜の現像を
行なうのである。ポジ型フォトレジスト膜はそもそも露
光により透明度を増すものであり、現在では必ずしもこ
のＣＥＬ技術を用いなくても微細パターンの形成は可能
である。
【００３０】この実施例ではフォトリソグラフィー上の
最小加工寸法は０．４マイクロメータである。第１の活
性領域と第２の活性領域との絶縁に必要な寸法は素子分
離用の側壁絶絶縁９ｂの幅（約０．１５マイクロメー
タ）である。トレンチアイソレーション技術を用いる場
合、隣接するユニットアレー間にトレンチを配置するの
であるが、そのために必要な寸法は少なくとも０．４マ
イクロメータとなる。従って、セルアレーブロック領域
の幅は約０．２５ミリメータだけ大きくなる。本実施例
によれば、半導体チップの短辺の長さを約２ミリメータ
小さくできることになる。
最小加工寸法は０．４マイクロメータである。第１の活
性領域と第２の活性領域との絶縁に必要な寸法は素子分
離用の側壁絶絶縁９ｂの幅（約０．１５マイクロメー
タ）である。トレンチアイソレーション技術を用いる場
合、隣接するユニットアレー間にトレンチを配置するの
であるが、そのために必要な寸法は少なくとも０．４マ
イクロメータとなる。従って、セルアレーブロック領域
の幅は約０．２５ミリメータだけ大きくなる。本実施例
によれば、半導体チップの短辺の長さを約２ミリメータ
小さくできることになる。
【００３１】以上説明した実施例では図１１に示す側壁
絶縁膜９ａを形成した後に堆積する第２の多結晶シリコ
ン膜１１の厚さを１００ナノメータとしたが、溝幅の少
なくとも２倍、１．６マイクロメータの厚さにして溝を
完全に埋めこんだのちにエッチバックを行なって第２の
活性領域上に厚さ１００ナノメータだけ残すようにする
こともできる。そうすると、フォトレジスト膜１２の形
成は不要となる利点がある。
絶縁膜９ａを形成した後に堆積する第２の多結晶シリコ
ン膜１１の厚さを１００ナノメータとしたが、溝幅の少
なくとも２倍、１．６マイクロメータの厚さにして溝を
完全に埋めこんだのちにエッチバックを行なって第２の
活性領域上に厚さ１００ナノメータだけ残すようにする
こともできる。そうすると、フォトレジスト膜１２の形
成は不要となる利点がある。
【００３２】以上、マスクＲＯＭについて説明したが、
本発明はフラッシュＥＥＰＲＯＭにも適用しうることは
当業者にとって明らかであろう。
本発明はフラッシュＥＥＰＲＯＭにも適用しうることは
当業者にとって明らかであろう。
【００３３】
【発明の効果】以上説明したように本発明によれば、半
導体基板に溝を設け、２つの溝で挟まれた第１の活性領
域と溝の底部の第２活性領域とを溝の側壁に絶縁膜を設
けて相互に分離し、それぞれの活性領域にメモリトラン
ジスタを形成することにより、リソグラフィー上の最小
加工寸法で制限されるよりも小さい寸法で素子分離を行
なうことができるので、ＮＡＮＤ型ＲＯＭの集積度を層
改善することができる効果がある。
導体基板に溝を設け、２つの溝で挟まれた第１の活性領
域と溝の底部の第２活性領域とを溝の側壁に絶縁膜を設
けて相互に分離し、それぞれの活性領域にメモリトラン
ジスタを形成することにより、リソグラフィー上の最小
加工寸法で制限されるよりも小さい寸法で素子分離を行
なうことができるので、ＮＡＮＤ型ＲＯＭの集積度を層
改善することができる効果がある。
【図１】本発明の第１の実施例の説明に使用する半導体
チップの平面図である。
チップの平面図である。
【図２】本発明の一実施例の半導体チップの概略的平面
図で、セルアレーブロック領域等の配置を示す。
図で、セルアレーブロック領域等の配置を示す。
【図３】前記一実施例におけるユニットアレー対を示す
回路図である。
回路図である。
【図４】前記一実施例における一本のディジット線に接
続されるユニットアレー対群を簡略化して示す回路図で
ある。
続されるユニットアレー対群を簡略化して示す回路図で
ある。
【図５】前記一実施例におけるセルアレーブロックを概
略的に示す平面図である。
略的に示す平面図である。
【図６】前記一実施例の製造方法の説明のための平面図
（図６（ａ））および図６（ａ）のＡ−Ａ線における拡
大断面図（図６（ｂ））である。
（図６（ａ））および図６（ａ）のＡ−Ａ線における拡
大断面図（図６（ｂ））である。
【図７】図６に対応する工程の次工程の説明のための平
面図（図７（ａ））および図７（ａ）のＡ−Ａ線におけ
る拡大断面図（図７（ｂ））である。
面図（図７（ａ））および図７（ａ）のＡ−Ａ線におけ
る拡大断面図（図７（ｂ））である。
【図８】図７に対応する工程の次工程の説明のための断
面図である。
面図である。
【図９】図８に対応する工程の次工程の説明のための断
面図である。
面図である。
【図１０】図９に対応する工程の次工程の説明のための
断面図である。
断面図である。
【図１１】図１０に対応する工程の次工程の説明のため
の平面図（図１１（ａ））および図１１（ａ）のＡ−Ａ
線における拡大断面図（図１１（ｂ））である。
の平面図（図１１（ａ））および図１１（ａ）のＡ−Ａ
線における拡大断面図（図１１（ｂ））である。
【図１２】図１１に対応する工程の次工程の説明のため
の断面図である。
の断面図である。
【図１３】図１２に対応する工程の次工程の説明のため
の断面図である。
の断面図である。
【図１４】図１３に対応する工程の次工程の説明のため
の平面図である。
の平面図である。
【図１５】図１４のＡ−Ａ線における拡大断面図（図１
５（ａ））およびＢ−Ｂ線における拡大断面図（図１５
（ｂ））である。
５（ａ））およびＢ−Ｂ線における拡大断面図（図１５
（ｂ））である。
【図１６】図１４，図１５に対応する工程の次工程の説
明のための平面図である。
明のための平面図である。
【図１７】図１６のＡ−Ａ線における拡大断面図（図１
７（ａ））、Ｂ−Ｂ線における拡大断面図（図１７
（ｂ））およびＣ−Ｃ線における拡大断面図（図１７
（ｃ））である。
７（ａ））、Ｂ−Ｂ線における拡大断面図（図１７
（ｂ））およびＣ−Ｃ線における拡大断面図（図１７
（ｃ））である。
【図１８】図１６，図１７に対応する工程の次工程の説
明のための平面図である。
明のための平面図である。
【図１９】図１８のＡ−Ａ線における拡大断面図（図１
９（ａ））、Ｂ−Ｂ線における拡大断面図（図１９
（ｂ））およびＣ−Ｃ線における拡大断面図（図１９
（ｃ））である。
９（ａ））、Ｂ−Ｂ線における拡大断面図（図１９
（ｂ））およびＣ−Ｃ線における拡大断面図（図１９
（ｃ））である。
【図２０】図１８，図１６を参照して説明した工程の次
工程の説明のための断面図で図２０（ａ）は図１９
（ａ）に対応し、図２０（ｂ）は図１９（ｂ）に対応
し、図２０（ｃ）は図１９（ｃ）に対応する。
工程の説明のための断面図で図２０（ａ）は図１９
（ａ）に対応し、図２０（ｂ）は図１９（ｂ）に対応
し、図２０（ｃ）は図１９（ｃ）に対応する。
【図２１】図２０に対応する工程の次工程の説明のため
の断面図で、図２１（ａ）は図１のＡ−Ａ線における拡
大断面図、図２１（ｂ）は図１のＢ−Ｂ線における拡大
断面図、図２１（ｃ）は図１のＣ−Ｃ線における拡大断
面図である。
の断面図で、図２１（ａ）は図１のＡ−Ａ線における拡
大断面図、図２１（ｂ）は図１のＢ−Ｂ線における拡大
断面図、図２１（ｃ）は図１のＣ−Ｃ線における拡大断
面図である。
【図２２】図２１に対応する工程の次工程の説明のため
の平面図で、セルアレーブロックを示す。
の平面図で、セルアレーブロックを示す。
【図２３】図２２のＡ−Ａ線における拡大断面図（図２
３（ａ））およびＢ−Ｂ線における拡大断面図（図２３
（ｂ））である。
３（ａ））およびＢ−Ｂ線における拡大断面図（図２３
（ｂ））である。
１ Ｐウェル ２ フィールド酸化膜 ３ 第１のゲート酸化膜 ４ 第１の多結晶シリコン膜 ５，５ａ 酸化シリコン膜 ６ フォトレジスト膜 ７ａ，７ｂ 開口 ８ 溝 ９ 酸化シリコン膜 ９ａ，９ｂ 絶縁膜 １０ 第２のゲート酸化膜 １１ 第２の多結晶シリコン膜 １２ フォトレジスト膜 １３ タングステンシリサイド膜 １３（ｘ１），…，１３（ｘ１６） ワード線の支線 １４ 第１の活性領域 １５ 第２の活性領域 １６ 酸化シリコン膜 １７ ヒ素イオン注入層 １７ａ 高濃度ソース・ドレイン領域 １８−１ コード注入層 １８−２ リン注入層 １８−２ａ コード拡散層 １８−３ コード拡散層 １９ 層間絶縁膜 ２０ Ａｌ−Ｓｉ合金膜 ２０（Ｘ１），… ワード線の幹線 ２０（Ｙ５１２） ディジット線 ２０（ＧＮＤ９） Ｙ方向接地線 ２１ リンイオン注入層 ２１ａ 低濃度ソース・ドレイン領域 ２２ 絶縁性スペーサ
Claims (6)
- 【請求項１】 半導体基板の表面に選択的に形成された
第１の素子分離構造体で区画された複数のセルアレーブ
ロック領域の各々に所定のピッチで配置され、側壁に第
２の素子分離構造体として絶縁膜を有する所定幅の複数
の溝を有し、前記溝の互いに相隣る２つで挟まれた前記
半導体基板領域が構成する第１の活性領域の表面および
前記溝の底面のうち前記絶縁膜に接触していない部分お
よびその下部が構成する第２の活性領域の表面に第１の
ゲート絶縁膜および第２のゲート絶縁膜をそれぞれ介し
て前記第１の活性領域および前記第２の活性領域と交叉
する方向に配置された複数のワード線と、前記第１の活
性領域および前記第２の活性領域に前記ワード線と自己
整合してそれぞれ設けられたソース・ドレイン領域を各
々が有する複数個のセルトランジスタを互いに直列接続
して構成した第１および第２のユニットアレーと、前記
第１のユニットアレーの一つおよびこれに隣接する前記
第２のユニットアレーの一つの各々の一端に第１のユニ
ット選択回路および第２のユニット選択回路を通じてそ
れぞれ接続されたディジット線と、前記第１のユニット
アレーの一つおよびこれに隣接する前記第２のユニット
アレーの一つの各々の他端にそれぞれ接続された接地線
とを有することを特徴とするＮＡＮＤ型ＲＯＭ。 - 【請求項２】 前記ワード線が前記第１のゲート絶縁膜
および第２のゲート絶縁膜をそれぞれ選択的に被覆する
多結晶シリコン膜および前記多結晶シリコン膜を被覆す
る高融点金属シリサイド膜からなる請求項１記載のＮＡ
ＮＤ型ＲＯＭ。 - 【請求項３】 前記第１のユニット選択回路が、前記セ
ルトランジスタと同形でエンハンスメント型の第１の選
択用トランジスタおよびデプレション型の第２の選択用
トランジスタを含み、前記第２のユニット選択回路が前
記セルトランジスタと同形でデプレション型の第３の選
択用トランジスタおよびエンハンスメント型の第４の選
択トランジスタを含む請求項１記載のＮＡＮＤ型ＲＯ
Ｍ。 - 【請求項４】 前記接地線が前記第１の活性領域および
前記溝の底部で前記半導体基板に選択的に形成された逆
導電型不純物拡散層を含む請求項１記載のＮＡＮＤ型Ｒ
ＯＭ。 - 【請求項５】 半導体基板表面に選択的にフィールド酸
化膜を形成してセルアレーブロック領域を区画する工程
と、 前記セルアレーブロック領域表面に第１のゲート絶縁膜
を形成し、第１の多結晶シリコン膜および前記第１の多
結晶シリコン膜のエッチング手段に対してエッチング・
レートの小さいエッチング阻止膜を順次に堆積し、前記
セルアレーブロック領域で前記エッチング阻止膜、前記
第１の多結晶シリコン膜および前記第１のゲート絶縁膜
からなる３層膜を選択的に除去して所定のピッチで配置
された複数の溝形成領域を区画するマスクを形成する工
程と、 前記溝形成領域の前記半導体基板をエッチングして溝を
形成し前記フィールド絶縁膜および前記溝で第１の活性
領域を区画する工程と、絶縁膜を全面に堆積し異方性エ
ッチングを行ない前記溝の側壁に素子分離用の絶縁膜を
形成する工程と、 前記溝の底面のうち前記素子分離用の絶縁膜で覆われて
いない部分を表面とする第２の活性領域に前記第１のゲ
ート絶縁膜と実質上同一厚さの第２のゲート絶縁膜を形
成する工程と、 前記第１の多結晶シリコン膜と実質上同一厚さの第２の
多結晶シリコン膜を全面に堆積する工程と、 前記溝部でのみ前記第２の多結晶シリコン膜を被覆する
レジスト膜をマスクとして前記第１の多結晶シリコン膜
および前記エッチング阻止膜を順次に除去する工程と、 高融点金属シリサイド膜を全面に堆積し、前記高融点シ
リサイド膜、前記第１の多結晶シリコン膜および前記第
２の多結晶シリコン膜をリソグラフィー技術を利用して
パターニングすることにより、前記第１の活性領域およ
び第２の活性領域とそれぞれ交叉する方向にワード線を
複数形成する工程と、 前記ワード線および前記素子分離用の絶縁膜をマスクと
して低濃度ソース・ドレイン領域形成用のイオン注入を
行なう工程と、 前記素子分離用の絶縁膜を前記溝の側壁に残して前記ワ
ード線の側壁に絶縁性スペーサを形成する工程と、 前記ワード線、前記素子分離用の絶縁膜および前記絶縁
性スペーサをマスクとして高濃度ソース・ドレイン領域
形成用のイオン注入を行なう工程と、 前記ワード線下の前記第１の活性領域および第２の活性
領域のうち所定のものにイオン注入を行なってコーディ
ングを行なう工程とを有するＮＡＮＤ型ＲＯＭの製造方
法。 - 【請求項６】 前記低濃度ソース・ドレイン領域形成用
にリンイオンを注入し、前記高濃度ソース・ドレイン領
域形成用にヒ素イオンを注入し、前記コーディングを行
なうため前記リンイオンの注入より高エネルギーで再び
リンイオンを注入する請求項５記載のＮＡＮＤ型ＲＯＭ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31183892A JP2929871B2 (ja) | 1991-11-20 | 1992-11-20 | Ｎａｎｄ型ｒｏｍおよびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30429391 | 1991-11-20 | ||
| JP3-304293 | 1991-11-20 | ||
| JP31183892A JP2929871B2 (ja) | 1991-11-20 | 1992-11-20 | Ｎａｎｄ型ｒｏｍおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206397A true JPH05206397A (ja) | 1993-08-13 |
| JP2929871B2 JP2929871B2 (ja) | 1999-08-03 |
Family
ID=26563854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31183892A Expired - Lifetime JP2929871B2 (ja) | 1991-11-20 | 1992-11-20 | Ｎａｎｄ型ｒｏｍおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929871B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196622A (ja) * | 2005-01-12 | 2006-07-27 | Nec Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
-
1992
- 1992-11-20 JP JP31183892A patent/JP2929871B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196622A (ja) * | 2005-01-12 | 2006-07-27 | Nec Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2929871B2 (ja) | 1999-08-03 |
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Legal Events
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