JPH03190165A - 読み出し専用メモリ装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳトランジスタを複数直列に接続したＮＡ
ＮＤ型の読み出し専用メモリ装置とその製造方法に関す
る。

〔発明の概要〕

本発明は、半導体基体上にＭＯＳトランジスタを複数直
列接続した読み出し専用メモリ装置及びその製造方法に
おいて、その半導体基体の表面に平行な複数の溝部を設
け、その溝部の側壁にゲート電極層を設けてＭＯＳトラ
ンジスタを形成することにより、ターンアラウンドタイ
ム（ＴＡＴ）の短縮や高集積化を図るものである。

〔従来の技術〕

いわゆるマスクＲＯＭと呼ばれる読み出し専用メモリ装
置は、その情報の書き込みが製造工程中に行われる。こ
のようなマスクＲＯＭは、大別してＮＯＲ型とＮＡＮＤ
型のものがある。このうち、ＮＯＲ型のマスクＲＯＭは
、ＴＡＴが短いという長所を有しているが、その集積化
が困難とされている。一方、ＮＡＮＤ型のマスクＲＯＭ
は、高集積化が容易であるが、従来のＮＡＮＤ型のマス
クＲＯＭでは、例えばエンハンスメント型とデイプリー
ジョン型のＭＯＳトランジスタを選択的に形成するＥ／
Ｄ構成のものでは、ゲート電極の形成前にチャンネル領
域に不純物をイオン注入する必要があり、そのＴＡＴが
イオン注入後の工程の分たけ長くなる（例えば、特開昭
５２−３０３８８号公報参照。）。

（発明が解決しようとする課題〕 このようなマスクＲＯＭのＴＡＴを短縮するために、情
報の書き込みをチャンネルに不純物を選択的に打ち込む
ことで行うのではなく、各ＭＯＳトランジスタのソース
・ドレイン領域を短絡させるような金属配線を形成する
か否かによって、情報を書き込むＮＡＮＤ型のマスクＲ
ＯＭも提案されており、このような技術は、例えば特開
昭６０−９１５７号公報等に記載されている。

しかしながら、このようなマスクＲＯＭでは、ソース・
ドレイン領域に金属配線をコンタクトさせる必要があり
、このためコンタクトの面積が増大して高密度化に不利
となり、また２層の金属配線等が必要等の実用上の種々
の問題がある。

そこで、本発明は上述の技術的な課題に鑑み、ＴＡＴの
短縮を図ると共に高密度にＭＯＳトランジスタを配置で
きるような読み出し専用メモリ装置とその製造方法を提
供することを目的とする。

〔課題を解決するための手段〕

上述の目的を達成するために、本発明の読み出し専用メ
モリ装置は、半導体基体上に複数の直線状に並べられて
直列接続されたＭＯＳトランジスタによりメモリセルが
構成されてなるものであって、上記半導体基体の表面に
上記ＭＯＳトランジスタの並べられた方向と略垂直な方
向を長手方向として溝部が形成され、その溝部の側壁表
面に絶縁膜を介して上記ＭＯＳトランジスタのゲート電
極が形成され、上記溝部の側壁部に不純物を選択的に導
入して情報の書き込みが行われることを特徴とする。

また、本発明の読み出し専用メモリ装置の製造方法は、
半導体基体の表面に互いに平行な複数の溝部を形成する
工程と、それら溝部を有した半導体基体の表面に絶縁膜
を形成する工程と、全面に電極層を形成してエツチング
から上記溝部の側壁だけに該電極層を残す工程と、その
残った電極層を少なくともマスクの一部として上記半導
体基体に不純物を導入し、ＭＯＳトランジスタのソース
・ドレイン領域を形成する工程と、上記溝部の側壁部に
不純物を選択的に導入して情報の書き込みを行う工程と
を有することを特徴とする。

〔作用〕

複数直列接続されるＭＯＳトランジスタのゲート電極を
溝部の側壁に形成することで、その側壁に対してサイド
ウオール形成技術を用いて整合的にゲート電極を形成で
きる。このため高集積化に有利である。このように溝部
の側壁にゲート電極を形成した場合には、そのチャンネ
ル領域がその側壁に沿って形成される。従って、半導体
基体の上からはチャンネル領域とゲート電極は重ならな
い位置とされ、ゲート電極の形成後でも選択的な不純物
の導入が可能である。従って、ＴＡＴの短縮化を図るこ
とができる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 まず、本実施例の読み出し専用メモリ装置の構造を第１
図〜第５図を参照しながら説明する。

本実施例の読み出し専用メモリ装置では、ｎ型のシリコ
ン基板１上にｐ型のウェル領域２が形成されており、こ
のｐ型のウェル領域２の表面２ａには、第１図のＹ方向
を長手方向として互いに平行な直線状の溝部３が形成さ
れている。この溝部３の断面形状は、その側壁４が略基
板主面に対して垂直な角度を以て形成されており、底部
５は基板主面と平行に削られた面を有している。なお、
本実施例では、その溝部３は、１つの直列ＭＯＳトラン
ジスタ列当たり４本形成されているが、これに限定され
るものではない。

このような溝部３を有したＰ型のウェル領域２の表面に
は、素子を分離するための厚いフィールド酸化膜６が形
成されており、それらフィールド酸化膜６は一列のＭＯ
Ｓトランジスタ列の両側を挟むようにＸ方向に延長され
る帯状のパターンで形成されている。平面上、これらフ
ィールド酸化１Ｍ！６に囲まれた領域は、活性領域とさ
れ、その活性領域にメモリセルとなる各ＭＯＳトランジ
スタが形成される。すなわち、第１図中、Ｘ方向に直列
接続される複数のＭＯＳトランジスタが並べられる。

第２図は第１図の■−■線に沿った断面図であって、活
性領域の断面を示す、上記溝部３の側壁４には、ゲート
絶縁膜７を介してＭＯＳトランジスタのゲート電極であ
るそれぞれワード線ＷＬ。

〜ＷＬ、と選択線ＳＬ、、ＳＬ２が形成されている。

これらワード線ＷＬ、−ＷＬ、と選択線ＳＬ１．ＳＬ２
は溝部３の側壁４に沿って形成されるため、その長手方
向はＹ方向である。これらワード線ＷＬ、〜ＷＬ、と選
択線ｓｔ、、、ＳＬ、は、例えば不純物がドープされた
ポリシリコン層により形成される。従って、これらワー
ド線ＷＬ、〜ＷＬ、と選択線ＳＬ、、ＳＬ２は、いわゆ
るサイドウオール形成技術により形成することができ、
すなわち溝部３の表面にゲート絶縁膜７を形成した後、
全面にポリシリコン層を堆積し、エッチバンクをするこ
とで、その側壁４に整合的に該ポリシリコン層を残存さ
せることができる。各溝部３の側壁４毎にワード線ＷＬ
、〜ＷＬ、若しくは選択線ＳＬ、。

ＳＬ、が形成され、１つの溝部３では一対のワード線等
が対向する。

さらに、素子分離のためのフィールド酸化膜６に挟まれ
た活性領域には、溝部３の底部及びウェル領域２の表面
２ａに対して不純物が導入され、その不純物によってソ
ース・ドレイン領域８ａ〜８１が形成される。これらソ
ース・ドレイン領域８ａ〜８１のうち、ソース・ドレイ
ン領域８ａ。

８ｃ、８ｅ、８ｇ、８ｉは、ウェル領域２の表面２ａ側
に形成される。また、ソース・ドレイン領域８ｂ、８ｄ
、８ｆ、８ｈは、溝部３の底部５に形成される。このよ
うに各ＭＯＳトランジスタにおいて、一方のソース・ド
レイン領域がウェル領域２の表面２ａに形成され、他方
が溝部３の底部５に形成されるため、各ＭＯＳトランジ
スタのチャンネル領域は側壁４に沿って形成され、その
チャンネル長の方向は基板の主面に対して垂直な方向と
なる。各ソース・ドレイン領域８ａ〜８１は、それぞれ
ｎ゛型の高濃度不純物拡散領域とｎ−型の低濃度不純物
拡散領域とからなる。ｎ−型の低濃度不純物拡散領域は
、基板主面に対して垂直な打ち込み方向のイオン注入等
により上記フィールド酸化膜６をマスクとして形成され
、溝部３の底部５に亘って形成されると共に、ウェル領
域２の表面ａに形成される。ｎ゛型の高濃度不純物拡散
領域は、上記フィールド酸化膜６及びワード線ＷＬ、−
ＷＬ、若しくは選択線ＳＬ、、ＳＬ、をマスクとして形
成され、溝部３の底部５及びウェル領域２の表面２ａに
形成される。このｎ゛型の高濃度不純物拡散領域は、ワ
ード線ＷＬ、〜ＷＬ、若しくは選択線ＳＬ＋、ｓｔ、ｚ
をマスクとするために、これらワード線ＷＬ、〜ＷＬ、
若しくは選択線ＳＬ、、ＳＬｔの下部の溝部３の底部５
には形成されず、従ってワード線ＷＬ、〜ＷＬｈ若しく
は選択線ＳＬ、、ＳＬ、の下部の溝部３の底部５にはｎ
型の低濃度不純物拡散領域のみが形成される。また、こ
のｎ°型の高濃度不純物拡散領域は、その拡散深さがｎ
−型の低濃度不純物拡散領域よりも浅くされ、表面側の
ソース・ドレイン領域８ａ。

８ｃ、８ｅ、８ｇ、８ｉは二重拡散構造となる。

このような二重拡散構造によりドレイン電界の集中を緩
和でき、特に読み出し専用メモリ装置の高集積化を図っ
た場合に有利である。

ｎ型のウェル領域２に形成された各溝部３は、その全面
を覆う眉間絶縁膜９に被覆されている。

その層間絶縁膜９には、ソース・ドレイン領域８１上で
コンタクトホール１０が形成されており、このコンタク
トホール１０を介してソース・ドレイン領域８１に接続
するようにアルミニウム系配線層からなるビット線１１
が形成されている。このビット線１１は、眉間絶縁膜９
上を長手方向がＸ方向となるように形成され、第１図及
び第３図に示すように、２つのＭＯＳトランジスタ列の
間のフィールド酸化膜６上に平面上型なるように形成さ
れている。

このような構造の本実施例の読み出し専用メモリ装置は
、各ＭＯＳトランジスタのチャンネル形成領域に、選択
的に不純物が導入されて、エンハンスメント型（ノーマ
リオフ）とデイプリージョン型（ノーマリオン）のＭＯ
Ｓトランジスタにされる。第１図及び第２図中、斜線で
示す領域１２は、書き込むべき情報に応じて、それぞれ
ｎ型の不純物がイオン注入により導入される領域の一例
を示すものである。このイオン注入は、基板の主面に対
して垂直な方向から打ち込むようにした行われ、デイプ
リージョン型にすべきＭＯＳトランジスタのチャンネル
領域に打ち込まれる。このようにチャンネル領域にｎ型
の不純物が打ち込まれたＭＯ３Ｉ−ランジスタは、デイ
プリージョン型とされ、逆にチャンネルにｎ型の不純物
が打ち込まれないＭＯＳトランジスタは、エンハンスメ
ント型とされる。この情報の書き込みのためのイオン注
入の工程は、ゲート電極である各ワード線ＷＬ、〜Ｗ　
Ｌ　ｈ若しくは選択線ＳＬ、、ＳＬ２の形成後に行われ
、そのチャンネル領域は各ワード線等やビット線とも平
面上オフセットしているために、ワード線等やビット線
の形成後でも可能である。

従って、製造工程中の情報の書き込み工程を十分に後の
工程にすることができ、ＴＡＴの大幅な短縮が可能とな
る。

次に、第６図ａ〜第６図ｅを参照しながら、本実施例の
読み出し専用メモリ装置の製造方法について説明する。

まず、第６図ａに示すように、ｎ型のシリコン基板２１
上にｎ型のウェル領域２２を形成する。

そして、このｎ型のウェル領域２２の表面２２ａのメモ
リセルアレイを形成する領域に、複数の互いに略平行な
直線状の溝部２３を形成する。この溝部２３の形成は、
例えばＲＩＥ等の異方性エツチングによって行われ、溝
部２３の側壁２４は基板の主面に対して略垂直な面とな
るように削られる。溝部２３の底部２５は上記表面２２
ａと略平行な面を有する。溝部２３の側壁２４の高さＨ
ｌはＭＯＳトランジスタのチャンネル長を決める寸法と
され、また、溝部２３の幅Ｗ１は、サイドウオールの形
成技術を用いてワード線を形成した場合に少なくとも２
本のワード線が離間して残存するような距離とされる。

次に、選択酸化によりフィールド酸化ＷＡ２６がウェル
領域２２の表面２２ａ及び溝部２３の表面に形成される
。すなわち、溝部２３の形成されたウェル領域２２の全
面にパッドシリコン酸化膜。

シリコン窒化膜が形成され、選択的なシリコン窒化膜の
エンチングによりマスクを形成する。そして、そのシリ
コン窒化膜をマスクとして酸化処理を行いフィールド酸
化膜２６を形成する。このフィールド酸化膜２６により
ＭＯＳトランジスタ列間が分離される。

フィールド酸化膜２６を形成した後、第６図すに示すよ
うに、全面にゲート絶縁膜２７を形成する。このゲート
絶縁膜２７はウェル領域２２の表面２２ａのみならず、
溝部２３の側壁２４及び底部２５にも形成される。

全面にゲート絶縁膜２７を形成した後、ｎ型の不純物を
打ち込むためのイオン注入を行う。このイオン注入は、
基板の主面に対して垂直方向からドーパントを打ち込む
ように行われ、ウェル領域２２の表面２２ａと、溝部２
３の底部２５に不純物が低濃度に導入される。このイオ
ン注入によってウェル領域２２の表面２２ａには、ｎ−
型の低濃度不純物拡散領域２８ａ、２８ｃ、２８ｅ、２
８ｇ、２８ｉが形成される。また、溝部２３の底部２５
にはｎ−型の低濃度不純物拡散領域２８ｂ。

２８ｄ、２８ｆ、２８ｈが形成される。溝部２３の側壁
２４にはｎ型の不純物が導入されず、表面側と溝部の底
部の２つのｎ−型の低濃度不純物拡散領域領域の間はｐ
型の導電型のままにされる。

次に、ウェル領域２２上のゲート絶縁ｌＡ２７上の全面
にポリシリコン層２９が形成される。このポリシリコン
層２９は、不純物を含有したドープトポリシリコンを材
料としており、溝部２３の側壁２４にもゲート絶縁膜２
７を介して被着する。

このように全面にポリシリコン層２９を形成した後、第
６図Ｃに示すように、ＲＩＨによるエッチバンクを行っ
て、溝部２３の側壁２４にポリシリコンＮ２９を残存さ
せる。この側壁２４に残存したポリシリコン層２９はＭ
ＯＳトランジスタのゲート電極すなわちワード線等とし
て機能する。このようなサイドウオール形成技術によっ
て、溝部２３の側壁２４に自己整合的にワード線等を形
成することができ、従って、読み出し専用メモリ装置の
微細化を図った場合にも、十分に精度良くワード線を形
成できる。なお、メモリセル部については、上述のよう
に溝部２３の側壁２４に自己整合的に形成されるが、周
辺回路部については、ポリシリコン層の通常のバターニ
ングにより素子を形成しても良い。

ワード線等となるポリシリコン層２９を溝部２３の側壁
２４に形成した後、そのポリシリコン層２９と素子分離
領域であるフィールド酸化膜２６をマスクとして、自己
整合的にｎ型の不純物を高濃度にイオン注入し、ＭＯＳ
トランジスタのソース・ドレイン領域となるｎ°型の高
濃度不純物拡散領域を形成する。このｎ゛型の高濃度不
純物拡散領域は、上記ｎ−型の低濃度不純物拡散領域と
同様に、ウェル領域２２の表面２２ａと、溝部２３の底
部２５に形成される。このイオン注入によってウェル領
域２２の表面２２ａには、ｎ゛型の高濃度不純物拡散領
域３０ａ、３０ｃ、３０ｅ。

３０ｇ、３０ｉが形成される。また、溝部２３の底部２
５にはｎ゛型の高濃度不純物拡散領域３０ｂ、３０ｄ、
３０ｆ、３０ｈが形成される。これらｎ゛型の高濃度不
純物拡散領域３０ａ〜３０ｉは、それぞれ拡散深さがｎ
−型の低濃度不純物拡散領域２８ａ〜２８ｉよりも浅く
される。高濃度不純物拡散領域３０ａ〜３０ｉの形成後
、第６図ｄに示すように、全面にシリコン酸化膜等から
なる眉間絶縁１！！３１を形成する。

このような眉間絶縁膜３１を形成したところで、書き込
むべき情報の入手待ちの状態となる。そして、情報を得
たところで、その情報に応じたマスクを形成する。この
マスクの形成は、第６図ｅに示すように、眉間絶縁膜３
１上にレジスト層３２を形成し、そのレジスト層３２を
選択的に露光・現像して行われる。マスクとなるレジス
ト層３２を形成した後、そのレジスト層３２に設けられ
た開口部３３を通過して、ｎ型の不純物がイオン注入に
より所定のＭＯＳトランジスタのチャンネル領域である
溝部２３の側壁２４に打ち込まれる。

このイオン注入によって、ｎ型の不純物が打ち込まれた
ＭＯＳトランジスタは、デイプリージョン型となり、他
の不純物が打ち込まれなかったＭＯＳトランジスタは、
エンハンスメント型とされる。

このデイプリージョン型とエンハンスメント型が選択的
に形成される構造により、情報が読みだせることになる
。

プログラムのイオン注入後、レジスト層３２が除去され
、ビット線のコンタクトホールが形成され、アルミニウ
ム系配線層からあるビット線が形成される。以下、通常
のプロセスに従って、読み出し専用メモリ装置が完成さ
れる。

なお、上述の製造工程中、プログラムのイオン注入は、
ポリシリコン層の形成後であれば行うことができる。ま
た、ビット線の形成後でも、ビット線の材料やアニール
の条件等によりプログラムのイオン注入を行うことがで
きる。

第２の実施例 本実施例は、２つの溝部に挟まれた部分を１つのＭＯＳ
トランジスタとして機能させる読み出し専用メモリ装置
の例である。

その構造は、第７図に示すように、ｎ型のシリコン基板
４１上に形成されたｐ型のウェル領域４２の表面に複数
の互いに平行な溝部４３が形成されている。これら溝部
４３の長手方向は図面と垂直な方向である。この溝部４
３の断面形状は、第１の実施例の溝部３と比較して、ウ
ェル領域４２の表面の幅Ｗ２が短くされ、隣接する２つ
の溝部４３の間の距離が狭くされる。このように隣接す
る２つの溝部４３０間の距離を狭くすることで、隣接す
る溝部４３０側壁４４の間の距離も短くされる。

このように隣接される溝部４３の間で近距離に配置され
た側壁４４には、それぞれゲート絶縁膜４７を介してポ
リシリコン層からなるゲート電極４９が形成される。こ
のゲート電極４９は、ワード線１選択線として機能し、
前述のようなサイドウオール形成技術により形成される
。溝部４３の底部４５とウェル領域４２の表面には、そ
れぞれｎ−型の低濃度不純物拡散領域とｎ゛型の高濃度
不純物拡散領域の２重構造からなるソース・ドレイン領
域４８が形成される。ｎ−型の低濃度不純物拡散領域は
、溝部４３の底部４５で第１の実施例と同様にゲート電
極４９の分だけオフセットされている。これらソース・
ドレイン領域４８は、活性領域のパターンに従って、略
直線状に並べられて配置され、直列接続されるＭＯＳト
ランジスタ列を構成する。そして、ゲート電極４９やフ
ィールド酸化膜４６やゲート絶縁膜４９を被覆するよう
に眉間絶縁膜５０が形成されている。

このような構造の本実施例の読み出し専用メモリ装置で
は、溝部４３０間の幅Ｗ２の領域を挟む一対のゲート電
極４９が一本のワード線として機能する。すなわち、第
１の実施例では、１つの溝部当たり、２つのＭＯＳトラ
ンジスタが形成されていたが、本実施例では１つの溝部
４３当たり１つのＭＯ３Ｉ−ランジスタしか形成されな
い。従って、情報の書き込みは、２つの溝部４３に挟ま
れた領域の全体に対して行われ、従って、第１の実施例
のように構成した場合のように、２つの溝部に挟まれた
凸部にチャンネルを有する２つのＭＯＳトランジスタ間
のパンチスルーの発生も問題とならない。

第７図に示すように、プログラムのイオン注入は、層間
絶縁＃５０上に形成されたレジスト層５１によって行わ
れ、そのレジスト層５１に形成された開口部５２を介し
てｎ型の不純物が導入される。このイオン注入は、ゲー
ト電極４９の形成後であり、ＴＡＴの短縮化がなされる
。ここで、その開口部５２は、一対の溝部４３．４３に
亘るようなサイズとされており、イオン注入によって、
一対の溝部４３．４３の間の領域に亘る不純物拡散領域
５３が形成される。この不純物拡散領域５３によって、
２つの溝部４３．４３にまたがったＭＯＳトランジスタ
はデイプリージョン型となり、他のＭＯＳトランジスタ
はエンハンスメント型とされる。

このように１つのＭＯＳトランジスタで２つのゲート電
極４９を用いる読み出し専用メモリ装置では、２つの溝
部４３．４３の間は１つのＭＯＳトランジスタのチャン
ネル領域として用いられる。

従って、ＴＡＴの大幅な短縮が実現されると共に、パン
チスルー等の問題も生じない。

第３の実施例 本実施例は、１つの溝部に形成される２つのゲート電極
により１つのＭＯＳトランジスタが構成される例である
。

その構造は、第８図に示すように、ｎ型のシリコン基板
６１上に形成されたｐ型のウェル領域６２の表面に複数
の互いに平行な溝部６３が形成されている。これら溝部
６３の長手方向は図面と垂直な方向である。この溝部６
３の断面形状は、第１の実施例の溝部３と比較して、ウ
ェル領域６２の表面の幅が長（され、溝部６３の底部６
５の幅Ｗ、が短くされる。

この溝部６３の側壁６４には、それぞれゲート絶縁膜６
７を介してポリシリコン層からなるゲート電極６９が形
成される。このゲート電極６９は、ワード線９選択線と
して機能し、前述のようなサイドウオール形成技術によ
り形成される。溝部６３の底部６５とウェル領域６２の
表面には、それぞれｎ−型の低濃度不純物拡散領域とｎ
゛型の高濃度不純物拡散領域の２重構造からなるソース
・ドレイン領域６８が形成される。ｎ−型の低濃度不純
物拡散領域は、溝部６３の底部６５で第１の実施例と同
様にゲート電極６９の分だけオフセットされている。こ
れらソース・ドレイン領域６８は、活性領域のパターン
に従って、略直線状に並べられて配置され、直列接続さ
れるＭＯＳトランジスタ列を構成する。そして、ゲート
電極６９やフィールド酸化膜６６やゲート絶縁膜６９を
被覆するように眉間絶縁膜７０が形成される。

このような溝部６３の底部６５の幅が短くされた本実施
例の読み出し専用メモリ装置は、その１つの溝部６３に
形成される２本のゲート電極６９が１つのＭＯＳトラン
ジスタに用いられる。従って、第８図に示すように、レ
ジスト層７１をマスクにしてプログラムのイオン注入を
する時には、その開口部７２を溝部６３の幅Ｗ３よりも
少し広めにすることで、溝部６３の両側壁６４に亘って
不純物拡散領域７３を形成することができる。そして、
不純物拡散領域７３が形成されたＭＯＳトランジスタが
デイプリージョン型とされる。

このような構造の読み出し専用メモリ装置では、ＴＡＴ
の短縮が可能であり、マスク合わせ等の面からプログラ
ムのイオン注入が容易に行なえるという利点を有する。

なお、ゲート電極６９は、サイドウオールでなく埋め込
みゲート電極であっても良い。

〔発明の効果〕

本発明の読み出し専用メモリ装置及びその製造方法は、
上述のように、半導体基体の表面に溝部が形成され、そ
の溝部の側壁にワード線等として機能するゲート電極が
形成されるため、そのチャンネル形成領域とゲート電極
の平面上の位置はずれることになる。このため、ゲート
電極の形成後でも情報の書き込みが可能であり、ＴＡＴ
の大幅な短縮が可能となる。また、それらゲート電極は
溝部の側壁に絶縁膜を介して自己整合的に形成される。

このため読み出し専用メモリ装置の微細化を図った場合
にも、十分に対応することができ、高集積化や高密度化
できることになる。

【図面の簡単な説明】

第１図は本発明の読み出し専用メモリ装置の一例を示す
要部平面図、第２図は第１図の■−ｎ線断面図、第３図
は第１図の■−■線断面図、第４図は第１図のｒＶ−Ｉ
Ｖ線断面図、第５図は第１図のＶ−Ｖ線断面図である。 第６図ａ〜第６図ｅは上記−例を製造する方法の一例を
その工程に従って説明するためのそれぞれ工程断面図で
ある。また、第７図は本発明の読み出し専用メモリ装置
の他の一例を示す要部断面図、第８図は本発明の読み出
し専用メモリ装置のさらに他の一例を示す要部断面図で
ある。 １．２１，４１．６１・・・シリコン基板２．２２，４
２．６２・・・ウェル領域３．２３，４３．６３・・・
溝部 ４．２４，４４．６４・・・側壁 ５．２５，４５．６５・・・底部 ６．２６，４６．６６・・・フィールド酸化膜７．２７
，４７．６７・・・ゲート絶縁膜８ａ〜８ｇ、４８．６
８・・・ソース・ドレイン領域９．３１．５０．７０・
・・層間絶縁膜１０・・・コンタクトホール １１・・・ビット線 ＷＬ、−ＷＬ、・・・ワード線 ＳＬ、、ＳＬＺ・・・選択線

Claims (2)

【特許請求の範囲】
1. （１）半導体基体上に複数の直線状に並べられて直列接
   続されたＭＯＳトランジスタによりメモリセルが構成さ
   れてなる読み出し専用メモリ装置において、 上記半導体基体の表面に上記ＭＯＳトランジスタの並べ
   られた方向と略垂直な方向を長手方向として溝部が形成
   され、その溝部の側壁表面に絶縁膜を介して上記ＭＯＳ
   トランジスタのゲート電極が形成され、上記溝部の側壁
   部に不純物を選択的に導入して情報の書き込みが行われ
   ることを特徴とする読み出し専用メモリ装置。
2. （２）半導体基体の表面に互いに平行な複数の溝部を形
   成する工程と、 それら溝部を有した半導体基体の表面に絶縁膜を形成す
   る工程と、 全面に電極層を形成してエッチングから上記溝部の側壁
   に該電極層を残す工程と、 その残った電極層を少なくともマスクの一部として上記
   半導体基体に不純物を導入し、ＭＯＳトランジスタのソ
   ース・ドレイン領域を形成する工程と、 上記溝部の側壁部に不純物を選択的に導入して情報の書
   き込みを行う工程とを有することを特徴とする読み出し
   専用メモリ装置の製造方法。