JPH05206409A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
- Publication number
- JPH05206409A JPH05206409A JP4014520A JP1452092A JPH05206409A JP H05206409 A JPH05206409 A JP H05206409A JP 4014520 A JP4014520 A JP 4014520A JP 1452092 A JP1452092 A JP 1452092A JP H05206409 A JPH05206409 A JP H05206409A
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- JP
- Japan
- Prior art keywords
- silicon
- semiconductor device
- film
- type semiconductor
- gate electrode
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ＭＩＳ型半導体装置、特に読みだし専用メモ
リのプログラム工程から完成までの期間の短縮を可能と
する。 【構成】 半導体基板１と、その半導体基板１上の所定
部に形成されたソース領域４およびドレイン領域５と、
そのソース、ドレイン領域間に積層形成された直列配列
の複数個のゲート絶縁膜２およびゲート電極３とを少な
くとも有するＭＩＳ型半導体装置において、前記複数個
のゲート電極３のうち特定のゲート電極上に絶縁膜７を
介して低抵抗のシリコン系膜８ａを配し、前記特定のゲ
ート電極を除くゲート電極上には絶縁膜７を介して高抵
抗のシリコン系膜８ｂを配し、上記複数個のゲート電極
間には低抵抗のシリコン系膜８ａを配し、前記３つのシ
リコン系膜が直列に接続されている構成による。
リのプログラム工程から完成までの期間の短縮を可能と
する。 【構成】 半導体基板１と、その半導体基板１上の所定
部に形成されたソース領域４およびドレイン領域５と、
そのソース、ドレイン領域間に積層形成された直列配列
の複数個のゲート絶縁膜２およびゲート電極３とを少な
くとも有するＭＩＳ型半導体装置において、前記複数個
のゲート電極３のうち特定のゲート電極上に絶縁膜７を
介して低抵抗のシリコン系膜８ａを配し、前記特定のゲ
ート電極を除くゲート電極上には絶縁膜７を介して高抵
抗のシリコン系膜８ｂを配し、上記複数個のゲート電極
間には低抵抗のシリコン系膜８ａを配し、前記３つのシ
リコン系膜が直列に接続されている構成による。
Description
【０００１】
【産業上の利用分野】本発明は、読みだし専用メモリ等
のＭＩＳ型半導体装置に関する。
のＭＩＳ型半導体装置に関する。
【０００２】
【従来の技術】ＭＩＳトランジスタの閾値電圧は、チャ
ネルとなる半導体基板中の不純物拡散の種類および濃度
により、制御することが可能である。読みだし専用メモ
リ装置の記憶情報は、ゲート下のトランジスタ動作閾値
電圧が基準電圧に対して正か負かによって選択的に蓄積
される構造を用いている。従来の例を図２に従って説明
する。
ネルとなる半導体基板中の不純物拡散の種類および濃度
により、制御することが可能である。読みだし専用メモ
リ装置の記憶情報は、ゲート下のトランジスタ動作閾値
電圧が基準電圧に対して正か負かによって選択的に蓄積
される構造を用いている。従来の例を図２に従って説明
する。
【０００３】図２は従来例の要部断面図である。図２に
示すように従来の構造はシリコン基板１上に形成された
ゲート酸化膜２とポリシリコン膜からなるゲート電極
３、シリコン基板１中に形成されたソース拡散層４とド
レイン拡散層５とゲート電極間のｎ型拡散層６とＤＭＯ
Ｓ（デプレッションＭＯＳ）チャネル形成用ｎ型拡散層
１１、層間絶縁膜９とアルミニウム（Ａｌ）配線１０よ
り構成される構造となっている。図２に示すとおり、左
から第２番目のゲート下には、前記ＤＭＯＳチャネル形
成用ｎ型拡散層１１が存在するために、トランジスタは
ＤＭＯＳとなっている。また、その他のトランジスタ
（左から１，３，４番目）はＥＭＯＳ（エンハンスメン
トＭＯＳ）となっている。以上のようにトランジスタが
ＤＭＯＳかＥＭＯＳか（ゲート電極の下のｎ型拡散層の
有無）の別により、読みだし専用メモリのデータが１か
０かの判別を行う構造となっている。
示すように従来の構造はシリコン基板１上に形成された
ゲート酸化膜２とポリシリコン膜からなるゲート電極
３、シリコン基板１中に形成されたソース拡散層４とド
レイン拡散層５とゲート電極間のｎ型拡散層６とＤＭＯ
Ｓ（デプレッションＭＯＳ）チャネル形成用ｎ型拡散層
１１、層間絶縁膜９とアルミニウム（Ａｌ）配線１０よ
り構成される構造となっている。図２に示すとおり、左
から第２番目のゲート下には、前記ＤＭＯＳチャネル形
成用ｎ型拡散層１１が存在するために、トランジスタは
ＤＭＯＳとなっている。また、その他のトランジスタ
（左から１，３，４番目）はＥＭＯＳ（エンハンスメン
トＭＯＳ）となっている。以上のようにトランジスタが
ＤＭＯＳかＥＭＯＳか（ゲート電極の下のｎ型拡散層の
有無）の別により、読みだし専用メモリのデータが１か
０かの判別を行う構造となっている。
【０００４】以上のようにして形成されるメモリセルは
一般に一層ポリシリコンＮＡＮＤ型ゲートと呼ばれる構
造である。この構造は、複数のゲートに対するコンタク
トが１個であるため回路の高集積化に有利な構造であ
り、近年多く、大容量の読みだし専用メモリ装置のメモ
リセル構造に用いられてきている。
一般に一層ポリシリコンＮＡＮＤ型ゲートと呼ばれる構
造である。この構造は、複数のゲートに対するコンタク
トが１個であるため回路の高集積化に有利な構造であ
り、近年多く、大容量の読みだし専用メモリ装置のメモ
リセル構造に用いられてきている。
【０００５】
【発明が解決しようとする課題】このような従来の構成
では、ゲート形成前にＤＭＯＳチャネル形成用ｎ型拡散
層１１を形成するために読みだし専用メモリのプログラ
ム工程から完成までの期間が長いという欠点がある。こ
の点に関しては、ゲート形成後に高加速のイオン注入に
より、ゲートを突き抜けさせてシリコン基板に不純物の
拡散層を形成する手法も考えられるが、数百キロエレク
トロンボルトから数メガエレクトロンボルトの高加速注
入が可能なイオン注入機が必要であるとともに、ビーム
電流を多く取ることが難しいことと、ゲートが障害とな
りシリコン基板に届きにくいため多くの注入量が必要と
されることから装置のスループットが極端に落ちてしま
う。また高加速でイオン注入した場合、素子分離酸化膜
の下へのｎ型不純物の突き抜けが発生して素子分離の不
良が発生しやすくなる等の弊害が発生するため、何らか
の突き抜け防止策の追加が必要となり、製造工程の増加
によるコストアップにつながるとともに、製造の難しさ
が増加してしまう。
では、ゲート形成前にＤＭＯＳチャネル形成用ｎ型拡散
層１１を形成するために読みだし専用メモリのプログラ
ム工程から完成までの期間が長いという欠点がある。こ
の点に関しては、ゲート形成後に高加速のイオン注入に
より、ゲートを突き抜けさせてシリコン基板に不純物の
拡散層を形成する手法も考えられるが、数百キロエレク
トロンボルトから数メガエレクトロンボルトの高加速注
入が可能なイオン注入機が必要であるとともに、ビーム
電流を多く取ることが難しいことと、ゲートが障害とな
りシリコン基板に届きにくいため多くの注入量が必要と
されることから装置のスループットが極端に落ちてしま
う。また高加速でイオン注入した場合、素子分離酸化膜
の下へのｎ型不純物の突き抜けが発生して素子分離の不
良が発生しやすくなる等の弊害が発生するため、何らか
の突き抜け防止策の追加が必要となり、製造工程の増加
によるコストアップにつながるとともに、製造の難しさ
が増加してしまう。
【０００６】本発明は上記課題を解決するもので、読み
だし専用メモリのプログラム工程から完成までの期間が
短くなるＭＩＳ型半導体装置を提供することを目的とし
ている。
だし専用メモリのプログラム工程から完成までの期間が
短くなるＭＩＳ型半導体装置を提供することを目的とし
ている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数個のゲート電極のうち特定のゲート電
極上に絶縁膜を介して低抵抗のシリコン系膜を配し、特
定のゲート電極を除くゲート電極上には絶縁膜を介して
高抵抗のシリコン系膜を配し、複数個のゲート電極間に
は低抵抗のシリコン系膜を配し、前記３つのシリコン系
膜が直列に接続されている構成による。
に本発明は、複数個のゲート電極のうち特定のゲート電
極上に絶縁膜を介して低抵抗のシリコン系膜を配し、特
定のゲート電極を除くゲート電極上には絶縁膜を介して
高抵抗のシリコン系膜を配し、複数個のゲート電極間に
は低抵抗のシリコン系膜を配し、前記３つのシリコン系
膜が直列に接続されている構成による。
【０００８】
【作用】上記構成により、プログラムがゲートを形成し
た後の工程で書き込まれるため、安定して読みだし専用
メモリのプログラム工程から完成までの期間が短くでき
る。
た後の工程で書き込まれるため、安定して読みだし専用
メモリのプログラム工程から完成までの期間が短くでき
る。
【０００９】
【実施例】図１は本発明の一実施例の要部断面図であ
る。図１に示すように、シリコン基板１上に形成された
ゲート酸化膜２とポリシリコン膜からなるゲート電極
３、シリコン基板１中に形成されたソース拡散層４とド
レイン拡散層５、ゲート電極３間のｎ型拡散層６、ゲー
ト電極３を覆うように形成された絶縁膜７、選択的にＲ
ＯＭプログラムに対応した２種類の抵抗値を有するポリ
シリコン膜８ａ，８ｂ、層間絶縁膜９、アルミニウム
（Ａｌ）配線１０より構成される構造とする。
る。図１に示すように、シリコン基板１上に形成された
ゲート酸化膜２とポリシリコン膜からなるゲート電極
３、シリコン基板１中に形成されたソース拡散層４とド
レイン拡散層５、ゲート電極３間のｎ型拡散層６、ゲー
ト電極３を覆うように形成された絶縁膜７、選択的にＲ
ＯＭプログラムに対応した２種類の抵抗値を有するポリ
シリコン膜８ａ，８ｂ、層間絶縁膜９、アルミニウム
（Ａｌ）配線１０より構成される構造とする。
【００１０】図１に示す通り、左から第２番目のゲート
電極３上には絶縁膜７を介して低抵抗のポリシリコン膜
８ａを配し、従来の図２のＤＭＯＳに相当する。電極３
上には高抵抗のポリシリコン膜８ｂを配し、ＥＭＯＳに
相当する。各ゲート電極間には低抵抗のポリシリコン膜
８ａを配している。そして各ポリシリコン膜を直列に接
続した構成になっている。
電極３上には絶縁膜７を介して低抵抗のポリシリコン膜
８ａを配し、従来の図２のＤＭＯＳに相当する。電極３
上には高抵抗のポリシリコン膜８ｂを配し、ＥＭＯＳに
相当する。各ゲート電極間には低抵抗のポリシリコン膜
８ａを配している。そして各ポリシリコン膜を直列に接
続した構成になっている。
【００１１】以上の実施例では、低抵抗および高抵抗の
膜をポリシリコン膜８ａ，８ｂで形成した場合について
述べたが、これらの材料をアモルファスシリコン膜で形
成してもよいし、ポリシリコン、アモルファスシリコン
等の混晶膜でもよい。
膜をポリシリコン膜８ａ，８ｂで形成した場合について
述べたが、これらの材料をアモルファスシリコン膜で形
成してもよいし、ポリシリコン、アモルファスシリコン
等の混晶膜でもよい。
【００１２】また上記実施例では、低抵抗のポリシリコ
ン膜８ａを被覆したゲート電極３は１個の場合について
示したが、これを複数個にして、各ゲート電極によって
低抵抗の範囲でも抵抗値の異なったシリコン系膜を被覆
して利用することもできる。
ン膜８ａを被覆したゲート電極３は１個の場合について
示したが、これを複数個にして、各ゲート電極によって
低抵抗の範囲でも抵抗値の異なったシリコン系膜を被覆
して利用することもできる。
【００１３】
【発明の効果】以上の実施例から明らかなように本発明
によれば、複数個のゲート電極のうち特定のゲート電極
上に絶縁膜を介して低抵抗のシリコン系膜を配し、前記
特定のゲート電極を除くゲート電極上には絶縁膜を介し
て高抵抗のシリコン系膜を配し、前記複数個のゲート電
極間には低抵抗のシリコン系膜を配し、前記３つのシリ
コン系膜が直列に接続されている構成によるので、読み
だし専用メモリのプログラム工程から完成までの期間を
安定して短くすることができるＭＩＳ型半導体装置を提
供できる。
によれば、複数個のゲート電極のうち特定のゲート電極
上に絶縁膜を介して低抵抗のシリコン系膜を配し、前記
特定のゲート電極を除くゲート電極上には絶縁膜を介し
て高抵抗のシリコン系膜を配し、前記複数個のゲート電
極間には低抵抗のシリコン系膜を配し、前記３つのシリ
コン系膜が直列に接続されている構成によるので、読み
だし専用メモリのプログラム工程から完成までの期間を
安定して短くすることができるＭＩＳ型半導体装置を提
供できる。
【図１】本発明の一実施例のＭＩＳ型半導体装置の要部
断面図
断面図
【図２】従来のＭＩＳ型半導体装置の要部断面図
１ シリコン基板（半導体基板） ２ ゲート酸化膜（ゲート絶縁膜） ３ ゲート電極 ４ ソース拡散層（ソース領域） ５ ドレイン拡散層（ドレイン領域） ６ ゲート電極間のｎ型拡散層 ７ 絶縁膜 ８ａ，８ｂ ポリシリコン膜（シリコン系膜） ９ 層間絶縁膜 １０ アルミニウム配線
Claims (5)
- 【請求項１】半導体基板と、その半導体基板上の所定部
に形成されたソース領域およびドレイン領域と、そのソ
ース領域、ドレイン領域間に積層形成された直列配列の
複数個のゲート絶縁膜およびゲート電極とを少なくとも
有するＭＩＳ型半導体装置において、前記複数個のゲー
ト電極のうち特定のゲート電極上に絶縁膜を介して低抵
抗のシリコン系膜を配し、前記特定のゲート電極を除く
ゲート電極上には絶縁膜を介して高抵抗のシリコン系膜
を配し、前記複数個のゲート電極間には低抵抗のシリコ
ン系膜を配し、前記３つのシリコン系膜が直列に接続さ
れているＭＩＳ型半導体装置。 - 【請求項２】低抵抗のシリコン系膜が、ゲート電極によ
り抵抗値の異なった複数種類の低抵抗のシリコン系膜で
ある請求項１記載のＭＩＳ型半導体装置。 - 【請求項３】シリコン系膜が多結晶シリコン膜である請
求項１または２記載のＭＩＳ型半導体装置。 - 【請求項４】シリコン系膜がアモルファスシリコンであ
る請求項１または２記載のＭＩＳ型半導体装置。 - 【請求項５】シリコン系膜が多結晶シリコンとアモルフ
ァスシリコンの混晶膜である請求項１または２記載のＭ
ＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014520A JPH05206409A (ja) | 1992-01-30 | 1992-01-30 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014520A JPH05206409A (ja) | 1992-01-30 | 1992-01-30 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206409A true JPH05206409A (ja) | 1993-08-13 |
Family
ID=11863379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014520A Pending JPH05206409A (ja) | 1992-01-30 | 1992-01-30 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6015994A (en) * | 1994-04-06 | 2000-01-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and manufacturing method thereof |
-
1992
- 1992-01-30 JP JP4014520A patent/JPH05206409A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6015994A (en) * | 1994-04-06 | 2000-01-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and manufacturing method thereof |
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