JPH0474466A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH0474466A JPH0474466A JP2189102A JP18910290A JPH0474466A JP H0474466 A JPH0474466 A JP H0474466A JP 2189102 A JP2189102 A JP 2189102A JP 18910290 A JP18910290 A JP 18910290A JP H0474466 A JPH0474466 A JP H0474466A
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Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、読み出し専用メモリ用のＭＩＳ型半導体装置
の製造方法に関する。
の製造方法に関する。
従来の技術
ＭＩＳ型半導体装置の閾値電圧は、チャネルとなる半導
体基板中の不純物拡散の種類および濃度により制御する
ことが可能である。読み出し専用メモリ装置の記憶情報
は、ゲート下のトランジスタ動作閾値電圧が基準電圧に
対して正か負かによって選択的に蓄積される。この従来
の例を第２図に従って説明する。第２図（ａ）〜（ｄ）
はＭ Ｉ Ｓ型半導体装置の製造工程順断面図てあｒ）
、たとえば第２図（ａ）に示すように、シリコン基板１
の上にｎ型拡散領域分離用のフォトレジストマスク１１
を形成し、このフォトレジストマスク１１でｎ型イオン
１２を注入してｎ型不純物を選択的に拡散させ、閾値電
圧制御用拡散層１３を形成する。次に第２図（ｂ）に示
すようにゲート酸化膜２とゲート電極ポリシリコン３を
形成した後、ゲート電極形成用フォトレジストマスク５
を形成する。次に第２図（Ｃ）に示すようにフォトレジ
ストマスク５をマスクにしてゲート電極ポリシリコン３
をエッチングした後、ｎ型イオン１４を注入してｎ型不
純物を拡散させ、ソース、ドレイン拡散層１５を形成す
る。この場合、第２図（ｄ）に示すように直列配列され
た複数個のゲート電極をはさんだ両端のソース拡散層お
よびドレイン拡散層（図では右端のみを示しているが、
実際は左端にもある）のみに、層間絶縁膜９を介してア
ルミニウム配線１０を接続している。したがってそのア
ルミニウム配線１０を形成した拡散層とドレイン拡散層
の間の複数の各ゲート電極に対応するソース・ドレイン
相当拡散領域１５ａには配線は形成していない。
体基板中の不純物拡散の種類および濃度により制御する
ことが可能である。読み出し専用メモリ装置の記憶情報
は、ゲート下のトランジスタ動作閾値電圧が基準電圧に
対して正か負かによって選択的に蓄積される。この従来
の例を第２図に従って説明する。第２図（ａ）〜（ｄ）
はＭ Ｉ Ｓ型半導体装置の製造工程順断面図てあｒ）
、たとえば第２図（ａ）に示すように、シリコン基板１
の上にｎ型拡散領域分離用のフォトレジストマスク１１
を形成し、このフォトレジストマスク１１でｎ型イオン
１２を注入してｎ型不純物を選択的に拡散させ、閾値電
圧制御用拡散層１３を形成する。次に第２図（ｂ）に示
すようにゲート酸化膜２とゲート電極ポリシリコン３を
形成した後、ゲート電極形成用フォトレジストマスク５
を形成する。次に第２図（Ｃ）に示すようにフォトレジ
ストマスク５をマスクにしてゲート電極ポリシリコン３
をエッチングした後、ｎ型イオン１４を注入してｎ型不
純物を拡散させ、ソース、ドレイン拡散層１５を形成す
る。この場合、第２図（ｄ）に示すように直列配列され
た複数個のゲート電極をはさんだ両端のソース拡散層お
よびドレイン拡散層（図では右端のみを示しているが、
実際は左端にもある）のみに、層間絶縁膜９を介してア
ルミニウム配線１０を接続している。したがってそのア
ルミニウム配線１０を形成した拡散層とドレイン拡散層
の間の複数の各ゲート電極に対応するソース・ドレイン
相当拡散領域１５ａには配線は形成していない。
以上のようにして形成されるメモリーセルは一般に１層
ポリシリコンＮＡＮＤ型マルチゲートと呼ばれる構造で
ある。本構造は、複数のゲート電極に対するコンタクト
が１個であるため回路の高集積化に有利な構造であるた
めに近年多く、大容量の読み出し専用メモリ装置のメモ
リーセル構造に用いられてきており、高集積化の利点が
ある。
ポリシリコンＮＡＮＤ型マルチゲートと呼ばれる構造で
ある。本構造は、複数のゲート電極に対するコンタクト
が１個であるため回路の高集積化に有利な構造であるた
めに近年多く、大容量の読み出し専用メモリ装置のメモ
リーセル構造に用いられてきており、高集積化の利点が
ある。
発明が解決しようとする課題
このような従来のＭＩＳ型半導体装置の製造方法では、
２つの点で不利な点を有する。１つはグー４形成前後で
閾値電圧制御用拡散層１３を形成するために読み出し専
用メモリーのプログラム工程から完成までの期間が長い
ことであり、もう１つは閾値電圧制御用拡散層１３を形
成する分だけ工程が多くなるため半導体装置の原価が高
くなってしまうことである。
２つの点で不利な点を有する。１つはグー４形成前後で
閾値電圧制御用拡散層１３を形成するために読み出し専
用メモリーのプログラム工程から完成までの期間が長い
ことであり、もう１つは閾値電圧制御用拡散層１３を形
成する分だけ工程が多くなるため半導体装置の原価が高
くなってしまうことである。
本発明は上記課題を解決するもので、読み出し専用メモ
リーのプログラム工程から完成までの期間が短く、低価
格で、大容量のＭＩＳ型半導体装置を提供することを目
的としている。
リーのプログラム工程から完成までの期間が短く、低価
格で、大容量のＭＩＳ型半導体装置を提供することを目
的としている。
課題を解決するための手段
本発明は上記目的を達成するために、ＭＩＳ型半導体装
置の閾値電圧制御用の不純物を拡散する工程とソース拡
散層およびドレイン拡散層の形成用の不純物を拡散する
工程を一つの工程にしたものである。
置の閾値電圧制御用の不純物を拡散する工程とソース拡
散層およびドレイン拡散層の形成用の不純物を拡散する
工程を一つの工程にしたものである。
作用
本発明は上記した構成により、読み出し専用メモリーの
プログラム工程から完成までの期間がより短くなるとと
もに、閾値電圧制御用拡散層を形成しない分だけ工程が
少なくなる。
プログラム工程から完成までの期間がより短くなるとと
もに、閾値電圧制御用拡散層を形成しない分だけ工程が
少なくなる。
実施例
以下、本発明の一実施例について第１図を参照して説明
する。
する。
第１図（ａ’）に示すように、シリコン基板１の上にゲ
ート酸化膜２とゲート電極ポリシリコン３と酸化膜４を
形成した後、ゲート電極形成用フォトレジストマスク５
を形成して、第１図（ｂ）に示すように酸化膜４．ゲー
ト電極ポリシリコン３をエツチングする。次にプログラ
ム書き赫み用のフォトレジストマスク６をマスクにして
ゲート電極ポリシリコン３の上に残った酸化膜４を一つ
置きにエツチングする。次に第１図（Ｃ）に示すように
、ゲート電極３の下のチャネル部にＭＩＳ型半導体装置
の閾値電圧制御用の不純物を拡散しかつソース拡散層お
よびドレイン拡散層の形成用の不純物を拡散するために
ｎ型イオン７の注入を行い、閾値電圧制御用拡散層８ａ
とソースおよびトレイン拡散層８ｂを形成する。この際
のイオン注入の加速電圧は、酸化膜４をイオンが突き抜
けず、かつゲート電極ポリシリコン３をイオンが突き抜
ける条件に設定する。次に第１図ω）に示すように層間
絶縁膜９とアルミニウム配線１０を形成する。この場合
、従来例で述べたと同様に第１図（ｄ）に示すように直
列配列された複数個のゲート電極をはさんだ両端のソー
ス拡散層およびドレイン拡散層（図では右端のみを示し
ているが、実際はさらに左端に存在する）のみにアルミ
ニウム配線１０が接続されている。したがってアルミニ
ウム配線１０を接続したソース拡散層とドレイン拡散層
の間の複数のゲート電極の各々に対応したソース・ドレ
イン相当拡散層には配線は形成していない。
ート酸化膜２とゲート電極ポリシリコン３と酸化膜４を
形成した後、ゲート電極形成用フォトレジストマスク５
を形成して、第１図（ｂ）に示すように酸化膜４．ゲー
ト電極ポリシリコン３をエツチングする。次にプログラ
ム書き赫み用のフォトレジストマスク６をマスクにして
ゲート電極ポリシリコン３の上に残った酸化膜４を一つ
置きにエツチングする。次に第１図（Ｃ）に示すように
、ゲート電極３の下のチャネル部にＭＩＳ型半導体装置
の閾値電圧制御用の不純物を拡散しかつソース拡散層お
よびドレイン拡散層の形成用の不純物を拡散するために
ｎ型イオン７の注入を行い、閾値電圧制御用拡散層８ａ
とソースおよびトレイン拡散層８ｂを形成する。この際
のイオン注入の加速電圧は、酸化膜４をイオンが突き抜
けず、かつゲート電極ポリシリコン３をイオンが突き抜
ける条件に設定する。次に第１図ω）に示すように層間
絶縁膜９とアルミニウム配線１０を形成する。この場合
、従来例で述べたと同様に第１図（ｄ）に示すように直
列配列された複数個のゲート電極をはさんだ両端のソー
ス拡散層およびドレイン拡散層（図では右端のみを示し
ているが、実際はさらに左端に存在する）のみにアルミ
ニウム配線１０が接続されている。したがってアルミニ
ウム配線１０を接続したソース拡散層とドレイン拡散層
の間の複数のゲート電極の各々に対応したソース・ドレ
イン相当拡散層には配線は形成していない。
発明の効果
以上の実施例から明らかなように本発明によれば、閾値
電圧制御用の不純物拡散層とソースおよびドレインの不
純物拡散層を一回のイオン注入で形成しているので、読
み出し専用メモリーのプログラム工程から完成までの期
間がより短（なるとともに、原価が低く抑えられたまま
で、大容量のＭＩＳ型半導体装置を提供できる。
電圧制御用の不純物拡散層とソースおよびドレインの不
純物拡散層を一回のイオン注入で形成しているので、読
み出し専用メモリーのプログラム工程から完成までの期
間がより短（なるとともに、原価が低く抑えられたまま
で、大容量のＭＩＳ型半導体装置を提供できる。
第１図（ａ）〜（ｄ）は本発明の一実施例のＭＩＳ型半
導体装置の製造方法における工程順断面図、第２図（ａ
）〜（ｄ）は従来の半導体装置の製造方法における工程
順断面図である。 １・・・・・・シリコン基板（半導体基板）、２・・・
・・・ゲート酸化膜（ゲート絶縁膜）、３・・・・・・
ゲート電極ポリシリコン（ゲート電極）、４・・・・・
・酸化膜、７・・・・・・ｎ型イオン（イオン注入）、
８ａ・・・・・・閾値電圧制御用拡散層、８ｂ・・・・
・・ソースおよびドレイン拡散層。
導体装置の製造方法における工程順断面図、第２図（ａ
）〜（ｄ）は従来の半導体装置の製造方法における工程
順断面図である。 １・・・・・・シリコン基板（半導体基板）、２・・・
・・・ゲート酸化膜（ゲート絶縁膜）、３・・・・・・
ゲート電極ポリシリコン（ゲート電極）、４・・・・・
・酸化膜、７・・・・・・ｎ型イオン（イオン注入）、
８ａ・・・・・・閾値電圧制御用拡散層、８ｂ・・・・
・・ソースおよびドレイン拡散層。
Claims (1)
- 半導体基板の表面にソース拡散層およびドレイン拡散
層を形成し、そのソース拡散層とドレイン拡散層の間の
半導体基板の表面にゲート絶縁膜を介して直列配列の複
数個のゲート電極を形成するＭＩＳ型半導体装置の製造
方法において、不純物を拡散させない領域上のゲート電
極上には酸化膜を積層し、前記直列配列の複数個のゲー
ト電極を通してその下部のチャネル部には閾値電圧制御
の不純物を、前記ソース拡散層、前記ドレイン拡散層お
よび前記複数個のゲート電極の各々に対応するソース・
ドレイン相当拡散層には高濃度の不純物を一回のイオン
注入により拡散させることを特徴とするＭＩＳ型半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189102A JPH0474466A (ja) | 1990-07-16 | 1990-07-16 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189102A JPH0474466A (ja) | 1990-07-16 | 1990-07-16 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474466A true JPH0474466A (ja) | 1992-03-09 |
Family
ID=16235393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189102A Pending JPH0474466A (ja) | 1990-07-16 | 1990-07-16 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4311705A1 (de) * | 1992-04-13 | 1993-10-14 | Mitsubishi Electric Corp | Masken-ROM-Halbleitervorrichtung und Herstellungsverfahren dafür |
-
1990
- 1990-07-16 JP JP2189102A patent/JPH0474466A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4311705A1 (de) * | 1992-04-13 | 1993-10-14 | Mitsubishi Electric Corp | Masken-ROM-Halbleitervorrichtung und Herstellungsverfahren dafür |
| DE4311705C2 (de) * | 1992-04-13 | 2001-04-19 | Mitsubishi Electric Corp | Masken-ROM-Halbleitervorrichtungen mit Fremdatombereichen zur Steuerung einer Transistor-Schwellspannung und Verfahren zu deren Herstellung |
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