JPH05206792A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH05206792A JPH05206792A JP4014910A JP1491092A JPH05206792A JP H05206792 A JPH05206792 A JP H05206792A JP 4014910 A JP4014910 A JP 4014910A JP 1491092 A JP1491092 A JP 1491092A JP H05206792 A JPH05206792 A JP H05206792A
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- flop
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Abstract
(57)【要約】
【目的】ゲートアレイ開発で必ず行っているＦＦのホー
ルドタイム確認を不要とし、配線遅延が影響して発生す
るメタルスキューの問題をなくすこと。 【構成】フリップフロップ（ＦＦ）１のクロック（Ｃ）
に入力した信号を、インバータ１０，１１を介してＦＦ
の外部に出力する。このＦＦ１を複数個使用してシフト
レジスタを構成する場合、ＦＦのＣ０出力を前段のＦＦ
のＣ（クロック）に入力することにより、必ず後段のＦ
Ｆが先に動作するため、ＦＦのホールドタイム確認が不
要、メタルスキューによる誤動作が回避できる。 【効果】開発時に行っていたホールドタイムの確認・配
置配線後に行っていたメタルスキューの確認を行う必要
がなくなり、設計が非常に容易になる。
ルドタイム確認を不要とし、配線遅延が影響して発生す
るメタルスキューの問題をなくすこと。 【構成】フリップフロップ（ＦＦ）１のクロック（Ｃ）
に入力した信号を、インバータ１０，１１を介してＦＦ
の外部に出力する。このＦＦ１を複数個使用してシフト
レジスタを構成する場合、ＦＦのＣ０出力を前段のＦＦ
のＣ（クロック）に入力することにより、必ず後段のＦ
Ｆが先に動作するため、ＦＦのホールドタイム確認が不
要、メタルスキューによる誤動作が回避できる。 【効果】開発時に行っていたホールドタイムの確認・配
置配線後に行っていたメタルスキューの確認を行う必要
がなくなり、設計が非常に容易になる。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ（Ｆ
Ｆ）回路に関し、特にゲートアレイ・スタンダードセル
を代表とする特定用途向け半導体集積回路の論理回路に
関する。
Ｆ）回路に関し、特にゲートアレイ・スタンダードセル
を代表とする特定用途向け半導体集積回路の論理回路に
関する。
【０００２】
【従来の技術】従来のＦＦ回路は、図４，図５，図６の
ようなシフトレジスタ回路構成で用いられることが多
い。
ようなシフトレジスタ回路構成で用いられることが多
い。
【０００３】図４において、本シフトレジスタは、Ｄ型
フリップフロップ１４，１５を有し、入力信号ＩＮ１が
フリップフロップ１４のＤ入力に印加され、そのＱ出力
はＣ点を介し次段のＤ入力に印加される。クロック入力
信号ＩＮ２が、それぞれのＣ入力に印加される。出力Ｏ
ＵＴは、フリップフロップ１５のＱ出力として得られ
る。
フリップフロップ１４，１５を有し、入力信号ＩＮ１が
フリップフロップ１４のＤ入力に印加され、そのＱ出力
はＣ点を介し次段のＤ入力に印加される。クロック入力
信号ＩＮ２が、それぞれのＣ入力に印加される。出力Ｏ
ＵＴは、フリップフロップ１５のＱ出力として得られ
る。
【０００４】図５において、Ｄ型フリップフロップ１
６，１７を有し、フリップフロップ１６のＣ入力には、
クロック入力信号ＩＮ２がバッファ１８を介して印加さ
れる。
６，１７を有し、フリップフロップ１６のＣ入力には、
クロック入力信号ＩＮ２がバッファ１８を介して印加さ
れる。
【０００５】図６において、フリップフロップ１９のＱ
出力は、バッファ２１を介して、フリップフロップ２０
のＤ入力に印加されている。
出力は、バッファ２１を介して、フリップフロップ２０
のＤ入力に印加されている。
【０００６】次に、図７を用いて、図４，図５，図６の
動作を説明する。図７において、データ入力信号ＩＮ
１，クロック入力信号ＩＮ２，Ｃ点の信号が、それぞれ
示されている。図７中，時間差ＴＨは、クロック入力と
データ入力信号伝達時間差である。
動作を説明する。図７において、データ入力信号ＩＮ
１，クロック入力信号ＩＮ２，Ｃ点の信号が、それぞれ
示されている。図７中，時間差ＴＨは、クロック入力と
データ入力信号伝達時間差である。
【０００７】まず、図４の２ビット（ｂｉｔ）シフトレ
ジスタ構成が正常動作するためには、フリップフロップ
（ＦＦ）１５のデータ（Ｄ）入力と、クロック入力に伝
達される信号の時間差が、ＦＦ１５の持っているホール
ドタイム（Ｈｏｌｄ ｔｉｍｅ）時間より多きければ正
常動作をする。
ジスタ構成が正常動作するためには、フリップフロップ
（ＦＦ）１５のデータ（Ｄ）入力と、クロック入力に伝
達される信号の時間差が、ＦＦ１５の持っているホール
ドタイム（Ｈｏｌｄ ｔｉｍｅ）時間より多きければ正
常動作をする。
【０００８】すなわち、図７のタイミング図で、入力信
号ＩＮ２の立ち上り時間と、Ｃ点の立ち下り時間差ＴＨ
が、ＦＦ１５のＨｏｌｄ ｔｉｍｅよりも大きい場合、
図４の回路構成を用いる。
号ＩＮ２の立ち上り時間と、Ｃ点の立ち下り時間差ＴＨ
が、ＦＦ１５のＨｏｌｄ ｔｉｍｅよりも大きい場合、
図４の回路構成を用いる。
【０００９】次に、図５と図６について説明を行う。
【００１０】まず、図４と図５，図６との回路構成の違
いは、図５においてはクロック信号ＩＮ２とＦＦ１６と
のクロック（Ｃ）入力間に、バッファ１８が挿入されて
いる点であり、図６においてはＦＦ１９のＱ出力とＦＦ
２０のデータ入力間にバッファ２１が挿入されている点
である。
いは、図５においてはクロック信号ＩＮ２とＦＦ１６と
のクロック（Ｃ）入力間に、バッファ１８が挿入されて
いる点であり、図６においてはＦＦ１９のＱ出力とＦＦ
２０のデータ入力間にバッファ２１が挿入されている点
である。
【００１１】これは、ＦＦ１７・ＦＦ２０のデータ入力
とクロック入力に伝達される信号の時間差がＦＦ１７・
ＦＦ２０各々が持っているＨｏｌｄ ｔｉｍｅ時間より
も小さいためである。即ち、バッファ１８・２１は、遅
延回路としての作用を呈し、ＦＦ１７・２０のデータ入
力伝達時間を遅らせることにより、Ｈｏｌｄ ｔｉｍｅ
を満たし、回路を正常動作させている。
とクロック入力に伝達される信号の時間差がＦＦ１７・
ＦＦ２０各々が持っているＨｏｌｄ ｔｉｍｅ時間より
も小さいためである。即ち、バッファ１８・２１は、遅
延回路としての作用を呈し、ＦＦ１７・２０のデータ入
力伝達時間を遅らせることにより、Ｈｏｌｄ ｔｉｍｅ
を満たし、回路を正常動作させている。
【００１２】
【発明が解決しようとする課題】前述した従来技術での
問題点を、ゲートアレイを例に説明する。
問題点を、ゲートアレイを例に説明する。
【００１３】まず、図４の回路構成上の問題点を、図８
を用いて説明する。図８において、回路設計時、ＦＦ２
３のデータ（Ｄ）入力とクロック（Ｃ）入力に伝達され
る信号との時間差が、ＦＦ２３の持っているＨｏｌｄ
ｔｉｍｅより大きいとする。
を用いて説明する。図８において、回路設計時、ＦＦ２
３のデータ（Ｄ）入力とクロック（Ｃ）入力に伝達され
る信号との時間差が、ＦＦ２３の持っているＨｏｌｄ
ｔｉｍｅより大きいとする。
【００１４】次に、実際に半導体チップ２５に配置・配
線したとき、バッファ２４から、ＦＦ２２のクロック入
力までの配線長が非常に短かく、バッファ２４からＦＦ
２３のクロック入力までの配線長が長くなった場合、回
路が誤動作を起こす（これをメタルスキューと呼ぶ）。
線したとき、バッファ２４から、ＦＦ２２のクロック入
力までの配線長が非常に短かく、バッファ２４からＦＦ
２３のクロック入力までの配線長が長くなった場合、回
路が誤動作を起こす（これをメタルスキューと呼ぶ）。
【００１５】これは、ゲートアレイのプロセスが年々微
細化されていくことにより、ブロック単体の動作スピー
ドが速くなり、反面、配線幅が細くなるため、抵抗値が
増加したためで、バッファ２４からＦＦ２２のクロック
入力までの信号伝達時間よりも、バッファ２４からＦＦ
２３のクロック入力までの信号伝達時間が遅くなったか
らである。次に、メタルスキュー対策案を２案記述す
る。
細化されていくことにより、ブロック単体の動作スピー
ドが速くなり、反面、配線幅が細くなるため、抵抗値が
増加したためで、バッファ２４からＦＦ２２のクロック
入力までの信号伝達時間よりも、バッファ２４からＦＦ
２３のクロック入力までの信号伝達時間が遅くなったか
らである。次に、メタルスキュー対策案を２案記述す
る。
【００１６】その対策１：配置配線後の配線長に左右さ
れない様に、ＦＦ２２のＱ出力とＦＦ２３のデータ入力
間又は、ＦＦ２２のクロック入力前段に遅延回路を挿入
する。
れない様に、ＦＦ２２のＱ出力とＦＦ２３のデータ入力
間又は、ＦＦ２２のクロック入力前段に遅延回路を挿入
する。
【００１７】その対策２：再度配置配線を行う。
【００１８】しかし、この対策に対しても、数点の問題
が有る。
が有る。
【００１９】その問題１：遅延回路の挿入について、単
に遅延回路を挿入するのではなく、最適値の遅延回路を
挿入しなければならない。また、危険性の高い箇所全て
に遅延回路を挿入しなければならない等、設計が複雑に
なる。
に遅延回路を挿入するのではなく、最適値の遅延回路を
挿入しなければならない。また、危険性の高い箇所全て
に遅延回路を挿入しなければならない等、設計が複雑に
なる。
【００２０】その問題２：再度配置・配線を行うことに
ついて、再配置・配線をする際、他の論理回路の配置位
置も変わるため、前回配置した結果では、正常動作した
回路が、誤動作することがある。
ついて、再配置・配線をする際、他の論理回路の配置位
置も変わるため、前回配置した結果では、正常動作した
回路が、誤動作することがある。
【００２１】図５，図６についても同様に問題１が上げ
られ、更に後述する問題３・４が上げられる。
られ、更に後述する問題３・４が上げられる。
【００２２】その問題３：メタルスキューを起こす危険
性の高い箇所が多ければ、挿入する遅延回路も多くな
り、最悪チップサイズ変更となる。ところでゲートアレ
イは、チップサイズ毎にブロック使用数制限がある。
性の高い箇所が多ければ、挿入する遅延回路も多くな
り、最悪チップサイズ変更となる。ところでゲートアレ
イは、チップサイズ毎にブロック使用数制限がある。
【００２３】その問題４：遅延回路を挿入することによ
り、最高動作周波数が下がる。
り、最高動作周波数が下がる。
【００２４】本発明の目的は、前記問題点を解決し、設
計が容易で、誤動作することがなく、チップサイズを増
大させないで、高速で動作するようにしたフリップフロ
ップ回路を提供することにある。
計が容易で、誤動作することがなく、チップサイズを増
大させないで、高速で動作するようにしたフリップフロ
ップ回路を提供することにある。
【００２５】
【課題を解決するための手段】本発明のフリップフロッ
プの構成は、データ入力端子と、出力端子と、クロック
入力端子と、クロック出力端子とを備えたことを特徴と
する。
プの構成は、データ入力端子と、出力端子と、クロック
入力端子と、クロック出力端子とを備えたことを特徴と
する。
【００２６】
【実施例】図１は本発明の一実施例のフリップフロップ
回路を示す回路図である。図２は図１のフリップフロッ
プ回路のシフトレジスタ使用例を示すブロック図、図３
は図２の動作を示すタイミング図である。
回路を示す回路図である。図２は図１のフリップフロッ
プ回路のシフトレジスタ使用例を示すブロック図、図３
は図２の動作を示すタイミング図である。
【００２７】図１において、本実施例のフリップフロッ
プ回路１は、トランスファーゲート２，４，６，８と、
インバータ３，５，７，９，１０，１１とを備えてい
る。データ（Ｄ）入力は、トランスファーゲート２を介
して、インバータ３，トランスファーゲート６に接続さ
れ、インバータ３の出力はトランスファーゲート４，イ
ンバータ７の入力に接続され、インバータの出力はＱ出
力となりまたインバータ９の入力に接続され、インバー
タ９の出力はトランスファーゲート８を介してインバー
タ５の入力に接続される。インバータ９の出力は、Ｑ
（反転値）出力となる。
プ回路１は、トランスファーゲート２，４，６，８と、
インバータ３，５，７，９，１０，１１とを備えてい
る。データ（Ｄ）入力は、トランスファーゲート２を介
して、インバータ３，トランスファーゲート６に接続さ
れ、インバータ３の出力はトランスファーゲート４，イ
ンバータ７の入力に接続され、インバータの出力はＱ出
力となりまたインバータ９の入力に接続され、インバー
タ９の出力はトランスファーゲート８を介してインバー
タ５の入力に接続される。インバータ９の出力は、Ｑ
（反転値）出力となる。
【００２８】クロック（Ｃ）入力は、インバータ１０を
介してＣ（反転値）出力を得、さらにインバータ１１を
介してＣ出力を得ると共に、インバータ１１の出力はＣ
０出力となって、外部に引き出せる。Ｃ，Ｃ（反転値）
出力は、トランスファーゲート２，４，６，８に印加さ
れる。
介してＣ（反転値）出力を得、さらにインバータ１１を
介してＣ出力を得ると共に、インバータ１１の出力はＣ
０出力となって、外部に引き出せる。Ｃ，Ｃ（反転値）
出力は、トランスファーゲート２，４，６，８に印加さ
れる。
【００２９】図２において、クロック入力信号ＩＮ２
は、次段のＤ型フリップフロップ１３のＣ入力に印加さ
れ、さらにインバータ１０，１１を介したＣ０出力は初
段のＤ型フリップフロップ１２のＣ入力に印加される。
は、次段のＤ型フリップフロップ１３のＣ入力に印加さ
れ、さらにインバータ１０，１１を介したＣ０出力は初
段のＤ型フリップフロップ１２のＣ入力に印加される。
【００３０】図３において、データ入力信号ＩＮ１，ク
ロック入力信号ＩＮ２，図２のフリップフロップ１３の
Ｃ０出力点であるＡ点，フリップフロップ１２のＱ出力
点であるＢ点，フリップフロップ１３のＱ出力である出
力ＯＵＴの各波形が示されている。図３中のＴＨは、ク
ロック入力とデータ入力とデータ入力の信号伝達時間差
を示す。
ロック入力信号ＩＮ２，図２のフリップフロップ１３の
Ｃ０出力点であるＡ点，フリップフロップ１２のＱ出力
点であるＢ点，フリップフロップ１３のＱ出力である出
力ＯＵＴの各波形が示されている。図３中のＴＨは、ク
ロック入力とデータ入力とデータ入力の信号伝達時間差
を示す。
【００３１】図２に記したように、フリップフロップ
（ＦＦ）１３のＣ０出力を、前段のＦＦ１２のクロック
入力に接続されることにより、必ずＦＦ１３が先に動作
し、その後にＦＦ１２が動作する。このことにより、前
述したメタルスキュー、設計が複雑になる、遅延回路を
挿入するといった問題点を、全て解決することができ
る。
（ＦＦ）１３のＣ０出力を、前段のＦＦ１２のクロック
入力に接続されることにより、必ずＦＦ１３が先に動作
し、その後にＦＦ１２が動作する。このことにより、前
述したメタルスキュー、設計が複雑になる、遅延回路を
挿入するといった問題点を、全て解決することができ
る。
【００３２】このように、本実施例によれば、ＦＦ回路
特に自動配置・配線処理されるゲートアレイ等が使用さ
れるＦＦ回路の基本ファンクションブロックに関して、
クロック入力端子に入力した信号を、ＦＦ回路内に供給
するだけでなく、ＦＦ回路外部に出力できるクロック出
力端子を設けることを特徴とする。
特に自動配置・配線処理されるゲートアレイ等が使用さ
れるＦＦ回路の基本ファンクションブロックに関して、
クロック入力端子に入力した信号を、ＦＦ回路内に供給
するだけでなく、ＦＦ回路外部に出力できるクロック出
力端子を設けることを特徴とする。
【００３３】
【発明の効果】以上説明したように、本発明は、ＦＦ回
路のクロックに入力した信号の出力を、ＦＦ回路の外部
に出力できるように外部端子を備えることにより、次の
ような効果がある。
路のクロックに入力した信号の出力を、ＦＦ回路の外部
に出力できるように外部端子を備えることにより、次の
ような効果がある。
【００３４】メタルスキューによる誤動作がなくな
る。
る。
【００３５】メタルスキューによる誤動作対策を設計
時又は配置・配線後行わなくてすむ。
時又は配置・配線後行わなくてすむ。
【００３６】遅延回路を挿入する必要がなくなったた
めに、回路のパフォーマンス向上又はチップサイズを小
さくし、コストダウンを行える可能性が増す。
めに、回路のパフォーマンス向上又はチップサイズを小
さくし、コストダウンを行える可能性が増す。
【図１】本発明の一実施例のフリップフロップ回路を示
す回路図である。
す回路図である。
【図２】図１に示したフリップフロップ回路で構成した
シフトレジスタを示すブロック図である。
シフトレジスタを示すブロック図である。
【図３】図２の動作を説明したタイミング図である。
【図４】従来のシフトレジスタの第１例を示すブロック
図である。
図である。
【図５】従来のシフトレジスタの第２例を示すブロック
図である。
図である。
【図６】従来のシフトレジスタの第３例を示すブロック
図である。
図である。
【図７】図４，図５，図６の動作を示すタイミング図で
ある。
ある。
【図８】図４の回路を半導体チップに配置した例を示す
配置図である。
配置図である。
１，１２，１３，１４，１５，１６，１７，１９，２０
Ｄ型フリップフロップ ２，４，６，８ トランスファーゲート １８，２１，２４ バッファ ＩＮ１ データ入力信号 ＩＮ２ クロック入力信号 ２５ 半導体チップ
Ｄ型フリップフロップ ２，４，６，８ トランスファーゲート １８，２１，２４ バッファ ＩＮ１ データ入力信号 ＩＮ２ クロック入力信号 ２５ 半導体チップ
Claims (2)
- 【請求項１】 データ入力端子と、出力端子と、クロッ
ク入力端子と、クロック出力端子とを備えたことを特徴
とするフリップフロップ回路。 - 【請求項２】 クロック入力端子とクロック出力端子と
の間に、２個のインバータが介在している請求項１記載
のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014910A JPH05206792A (ja) | 1992-01-30 | 1992-01-30 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014910A JPH05206792A (ja) | 1992-01-30 | 1992-01-30 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206792A true JPH05206792A (ja) | 1993-08-13 |
Family
ID=11874137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014910A Withdrawn JPH05206792A (ja) | 1992-01-30 | 1992-01-30 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206792A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5831462A (en) * | 1995-03-08 | 1998-11-03 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
| JP2008527863A (ja) * | 2005-01-10 | 2008-07-24 | クゥアルコム・インコーポレイテッド | マルチ閾値ｍｏｓ回路 |
| JP2008535300A (ja) | 2005-03-24 | 2008-08-28 | エイアールエム リミテッド | 演算およびスリープ・モード中のデータ格納回路並びに方法 |
| CN100505103C (zh) | 2004-07-13 | 2009-06-24 | 统宝光电股份有限公司 | 移位缓存器和使用移位缓存器的平板显示器 |
| JP2011524670A (ja) * | 2008-05-27 | 2011-09-01 | アスペン・アクイジション・コーポレーション | クロックバッファおよびマルチプルフリップフロップを使用する節電回路 |
| US9742383B2 (en) | 2015-09-11 | 2017-08-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
-
1992
- 1992-01-30 JP JP4014910A patent/JPH05206792A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5831462A (en) * | 1995-03-08 | 1998-11-03 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
| CN100505103C (zh) | 2004-07-13 | 2009-06-24 | 统宝光电股份有限公司 | 移位缓存器和使用移位缓存器的平板显示器 |
| JP2008527863A (ja) * | 2005-01-10 | 2008-07-24 | クゥアルコム・インコーポレイテッド | マルチ閾値ｍｏｓ回路 |
| JP2008535300A (ja) | 2005-03-24 | 2008-08-28 | エイアールエム リミテッド | 演算およびスリープ・モード中のデータ格納回路並びに方法 |
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
| JP2011524670A (ja) * | 2008-05-27 | 2011-09-01 | アスペン・アクイジション・コーポレーション | クロックバッファおよびマルチプルフリップフロップを使用する節電回路 |
| US8471597B2 (en) | 2008-05-27 | 2013-06-25 | Qualcomm Incorporated | Power saving circuit using a clock buffer and multiple flip-flops |
| US9742383B2 (en) | 2015-09-11 | 2017-08-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US10187043B2 (en) | 2015-09-11 | 2019-01-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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