JPH05206802A - 遅延回路 - Google Patents
遅延回路Info
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- JPH05206802A JPH05206802A JP4013110A JP1311092A JPH05206802A JP H05206802 A JPH05206802 A JP H05206802A JP 4013110 A JP4013110 A JP 4013110A JP 1311092 A JP1311092 A JP 1311092A JP H05206802 A JPH05206802 A JP H05206802A
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- circuit
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- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000010354 integration Effects 0.000 claims description 2
- 230000001934 delay Effects 0.000 claims 1
- 230000000644 propagated effect Effects 0.000 abstract description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 230000001902 propagating effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、遅延回路のディレイ時間Ｔより短い
パルス幅の入力信号でも、抵抗とキャパシタによるＣＲ
時定数で決定するディレイ時間をもった信号を伝搬する
遅延回路を提供することを目的とする。 【構成】本発明の遅延回路は、抵抗とキャパシタによる
遅延回路の前段にＤラッチを接続し、Ｄラッチのクロッ
ク端子は、Ｄラッチ内のデータ信号と遅延回路の出力信
号を入力とする一致回路（ＥＸ−ＮＯＲ）で制御するよ
うに構成され、Ｄラッチに取り込んだデータ信号と遅延
回路の出力信号のレベルが一致した時は、データ信号を
取り込み、不一致した時は出力が変動するまでデータを
ラッチすることにより、抵抗とキャパシタによるディレ
イ時間Ｔよりも短いパルス幅のデータ信号が入力しても
遅延回路自体が波形を認識できるパルス幅までラッチ
し、データ信号を伝搬する。
パルス幅の入力信号でも、抵抗とキャパシタによるＣＲ
時定数で決定するディレイ時間をもった信号を伝搬する
遅延回路を提供することを目的とする。 【構成】本発明の遅延回路は、抵抗とキャパシタによる
遅延回路の前段にＤラッチを接続し、Ｄラッチのクロッ
ク端子は、Ｄラッチ内のデータ信号と遅延回路の出力信
号を入力とする一致回路（ＥＸ−ＮＯＲ）で制御するよ
うに構成され、Ｄラッチに取り込んだデータ信号と遅延
回路の出力信号のレベルが一致した時は、データ信号を
取り込み、不一致した時は出力が変動するまでデータを
ラッチすることにより、抵抗とキャパシタによるディレ
イ時間Ｔよりも短いパルス幅のデータ信号が入力しても
遅延回路自体が波形を認識できるパルス幅までラッチ
し、データ信号を伝搬する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に遅延回路の改善に関する。
り、特に遅延回路の改善に関する。
【０００２】
【従来の技術】従来、半導体集積回路の遅延回路の一例
として、例えば「Ｉ／Ｏ別冊、ＣＭＯＳＩＣの使い方」
（穴倉博之著、工学社，１９８４．９．１５）のＰ１１
６に記載される積分回路で示されるように、抵抗とキャ
パシタの時定数を利用したＣＲ遅延回路がある。このＣ
Ｒ遅延回路の回路構成を図４に、タイミングチャートを
図５に示す。この回路の入力端子１からデータ信号が入
力し、抵抗２，キャパシタ３からなるＣＲ積分回路の時
定数で遅延された信号が出力端子４に出力する。インバ
ータ５，６の論理しきい値ＶTHを１／２×ＶＤＤと仮定
した場合には、遅延時間Ｔは約０．７ＣＲとなる。な
お、この例ではインバータを用いているが、ＮＡＮＤ回
路やＮＯＲ回路を用いることもできる。
として、例えば「Ｉ／Ｏ別冊、ＣＭＯＳＩＣの使い方」
（穴倉博之著、工学社，１９８４．９．１５）のＰ１１
６に記載される積分回路で示されるように、抵抗とキャ
パシタの時定数を利用したＣＲ遅延回路がある。このＣ
Ｒ遅延回路の回路構成を図４に、タイミングチャートを
図５に示す。この回路の入力端子１からデータ信号が入
力し、抵抗２，キャパシタ３からなるＣＲ積分回路の時
定数で遅延された信号が出力端子４に出力する。インバ
ータ５，６の論理しきい値ＶTHを１／２×ＶＤＤと仮定
した場合には、遅延時間Ｔは約０．７ＣＲとなる。な
お、この例ではインバータを用いているが、ＮＡＮＤ回
路やＮＯＲ回路を用いることもできる。
【０００３】
【発明が解決しようとする課題】しかし、前述した従来
の遅延回路は、入力端子１に遅延回路のディレイ時間Ｔ
よりも短いパルス幅のデータ信号が入力した場合、ノー
ド７のレベルはインバータ６の論理しきい値ＶTHを超え
ることができず、遅延信号が出力されない。従って、出
力端子４側から入力端子１に波形が入力したことが確認
できない。
の遅延回路は、入力端子１に遅延回路のディレイ時間Ｔ
よりも短いパルス幅のデータ信号が入力した場合、ノー
ド７のレベルはインバータ６の論理しきい値ＶTHを超え
ることができず、遅延信号が出力されない。従って、出
力端子４側から入力端子１に波形が入力したことが確認
できない。
【０００４】つまり、遅延回路の抵抗とキャパシタの時
定数で決定するディレイ時間Ｔよりも短いパルス幅のデ
ータ信号が入力した場合は、信号を伝搬しないという問
題点になる。
定数で決定するディレイ時間Ｔよりも短いパルス幅のデ
ータ信号が入力した場合は、信号を伝搬しないという問
題点になる。
【０００５】そこで本発明は、遅延回路のディレイ時間
Ｔより短いパルス幅の信号が入力した場合でも、抵抗と
キャパシタによるＣＲ時定数で決定されるディレイ時間
をもつ信号を伝搬可能な遅延回路を提供することを目的
とする。
Ｔより短いパルス幅の信号が入力した場合でも、抵抗と
キャパシタによるＣＲ時定数で決定されるディレイ時間
をもつ信号を伝搬可能な遅延回路を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、入力したデータ信号をラッチするラッチ手
段と、前記ラッチ手段から読出されたデータ信号を遅延
させる抵抗とキャパシタからなる積分手段と、前記入力
したデータ信号と同一論理の第１信号と、該入力データ
信号と同一論理でかつ前記積分手段により遅延された第
２信号を入力とする一致回路で構成された前記ラッチ手
段を駆動させるクロック信号を生成する手段とで構成さ
れる遅延回路を提供する。
するために、入力したデータ信号をラッチするラッチ手
段と、前記ラッチ手段から読出されたデータ信号を遅延
させる抵抗とキャパシタからなる積分手段と、前記入力
したデータ信号と同一論理の第１信号と、該入力データ
信号と同一論理でかつ前記積分手段により遅延された第
２信号を入力とする一致回路で構成された前記ラッチ手
段を駆動させるクロック信号を生成する手段とで構成さ
れる遅延回路を提供する。
【０００７】
【作用】以上のような構成の本発明の遅延回路は、ラッ
チ手段に取り込んだデータ信号と積分手段の出力信号の
レベルが一致した時には、常にデータ信号を取り込み、
レベルが不一致の時には出力が変動するまでデータがラ
ッチされる。従って、抵抗とキャパシタによるディレイ
時間Ｔよりも短いパルス幅のデータ信号が入力しても遅
延回路自体が波形を認識できるパルス幅までラッチで
き、データ信号が伝搬される。
チ手段に取り込んだデータ信号と積分手段の出力信号の
レベルが一致した時には、常にデータ信号を取り込み、
レベルが不一致の時には出力が変動するまでデータがラ
ッチされる。従って、抵抗とキャパシタによるディレイ
時間Ｔよりも短いパルス幅のデータ信号が入力しても遅
延回路自体が波形を認識できるパルス幅までラッチで
き、データ信号が伝搬される。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１に本発明による第１実施例としての遅
延回路の構成を示す。
に説明する。図１に本発明による第１実施例としての遅
延回路の構成を示す。
【０００９】この遅延回路は、入力端子１１にトランス
ミッションゲート１２の一端が接続され、その他端がト
ランスミッションゲート１３，インバータ１４，ＥＸ−
ＮＯＲ回路１５の入力側の一端に接続される。前記トラ
ンスミッションゲート１３の他端は前記インバータ１４
と順方向に接続されたインバータ１６を介して、前記イ
ンバータ１４の他端に接続される。また前記インバータ
１４の他端は、抵抗１７と一方が接地されたキャパシタ
１８からなるＣＲ積分回路ａ、インバータ１９を介し
て、出力端子２０に接続される。また、前記ＥＸ−ＮＯ
Ｒ回路１５の入力側の他端は、前記出力端子２０に接続
され、出力データ信号ｄout がフィードバックされ入力
される。さらに、前記ＥＸ−ＮＯＲ回路１５の出力側
は、インバータ２１に接続される。前記トランスミッシ
ョンゲート１２，１３とインバータ１４，１６でＤラッ
チｂを構成し、該Ｄラッチｂ内の信号２２と出力データ
信号ｄout の２つを入力とするＥＸ−ＮＯＲ回路１５に
よって、前記Ｄラッチｂのクロック信号を制御してい
る。次に図２のタイミングチャートを参照して前記遅延
回路の動作を説明する。
ミッションゲート１２の一端が接続され、その他端がト
ランスミッションゲート１３，インバータ１４，ＥＸ−
ＮＯＲ回路１５の入力側の一端に接続される。前記トラ
ンスミッションゲート１３の他端は前記インバータ１４
と順方向に接続されたインバータ１６を介して、前記イ
ンバータ１４の他端に接続される。また前記インバータ
１４の他端は、抵抗１７と一方が接地されたキャパシタ
１８からなるＣＲ積分回路ａ、インバータ１９を介し
て、出力端子２０に接続される。また、前記ＥＸ−ＮＯ
Ｒ回路１５の入力側の他端は、前記出力端子２０に接続
され、出力データ信号ｄout がフィードバックされ入力
される。さらに、前記ＥＸ−ＮＯＲ回路１５の出力側
は、インバータ２１に接続される。前記トランスミッシ
ョンゲート１２，１３とインバータ１４，１６でＤラッ
チｂを構成し、該Ｄラッチｂ内の信号２２と出力データ
信号ｄout の２つを入力とするＥＸ−ＮＯＲ回路１５に
よって、前記Ｄラッチｂのクロック信号を制御してい
る。次に図２のタイミングチャートを参照して前記遅延
回路の動作を説明する。
【００１０】前記遅延回路は、まず前記入力端子１１に
該遅延回路のディレイ時間Ｔよりも短いパルス幅を持っ
たデータ信号ｄinが入力し、前記Ｄラッチｂ内に取り込
まれる。この時、ノード２２のデータと出力端子のノー
ド２４（出力データ信号ｄout ）のデータとが不一致に
なるため、前記ＥＸ−ＮＯＲ回路１５により、Ｄラッチ
ｂ内の信号がラッチ状態になり、入力端子のノード１１
が“Ｌ”になったとしてもそのデータは保持される。
該遅延回路のディレイ時間Ｔよりも短いパルス幅を持っ
たデータ信号ｄinが入力し、前記Ｄラッチｂ内に取り込
まれる。この時、ノード２２のデータと出力端子のノー
ド２４（出力データ信号ｄout ）のデータとが不一致に
なるため、前記ＥＸ−ＮＯＲ回路１５により、Ｄラッチ
ｂ内の信号がラッチ状態になり、入力端子のノード１１
が“Ｌ”になったとしてもそのデータは保持される。
【００１１】次に前記ＣＲ積分回路ａで設定したディレ
イ時間Ｔ（約０．７ＣＲ）経過後、出力端子２０にデー
タ信号が出力し、ノード２２とノード２４のデータが一
致する。従って、前記ＥＸ−ＮＯＲ回路１５により、前
記Ｄラッチｂがデータ取り込み状態となるが、すでに入
力端子のノード１１は“Ｌ”になっていため、再びノー
ド２２とノード２４のデータが不一致になる。従って、
前記Ｄラッチｂは、ラッチ状態になり、出力データ信号
ｄout が反転するまでデータが保持され続けられる。
イ時間Ｔ（約０．７ＣＲ）経過後、出力端子２０にデー
タ信号が出力し、ノード２２とノード２４のデータが一
致する。従って、前記ＥＸ−ＮＯＲ回路１５により、前
記Ｄラッチｂがデータ取り込み状態となるが、すでに入
力端子のノード１１は“Ｌ”になっていため、再びノー
ド２２とノード２４のデータが不一致になる。従って、
前記Ｄラッチｂは、ラッチ状態になり、出力データ信号
ｄout が反転するまでデータが保持され続けられる。
【００１２】その結果、入力データ信号ｄinに対して、
前記ＣＲ積分回路ａで決定されるディレイ時間Ｔをも
ち、ＣＲ積分回路ｂが認識できる最小パルス幅の出力デ
ータ信号ｄout を出力する。
前記ＣＲ積分回路ａで決定されるディレイ時間Ｔをも
ち、ＣＲ積分回路ｂが認識できる最小パルス幅の出力デ
ータ信号ｄout を出力する。
【００１３】なお、この実施例では、入力データ信号が
“Ｈ”である状態をパルス幅と定義しているが、反対に
“Ｌ”の状態をパルス幅と定義して、そのパルス幅がＣ
Ｒ積分回路のディレイ時間Ｔよりも短い場合、つまり、
ノード１１が反転した場合でも、ノード２２，２３，２
４のレベルが反転するだけで基本動作は前述した実施例
と同様である。
“Ｈ”である状態をパルス幅と定義しているが、反対に
“Ｌ”の状態をパルス幅と定義して、そのパルス幅がＣ
Ｒ積分回路のディレイ時間Ｔよりも短い場合、つまり、
ノード１１が反転した場合でも、ノード２２，２３，２
４のレベルが反転するだけで基本動作は前述した実施例
と同様である。
【００１４】よって、従来のＣＲ積分回路で構成した遅
延回路では、ディレイ時間Ｔよりも短いパルス幅の入力
信号は伝搬することができなかったが、第１実施例によ
れば、ラッチ機能を付加することによって前記入力デー
タ信号も確実に伝搬することができる。
延回路では、ディレイ時間Ｔよりも短いパルス幅の入力
信号は伝搬することができなかったが、第１実施例によ
れば、ラッチ機能を付加することによって前記入力デー
タ信号も確実に伝搬することができる。
【００１５】次に図３のタイミングチャートを参照し
て、本発明の第２実施例について説明する。この第２実
施例は、回路構成が第１実施例と同じであるが、入力す
るデータ信号ｄinがＣＲ積分回路のディレイ時間Ｔより
も長いパルス幅を有する場合である。
て、本発明の第２実施例について説明する。この第２実
施例は、回路構成が第１実施例と同じであるが、入力す
るデータ信号ｄinがＣＲ積分回路のディレイ時間Ｔより
も長いパルス幅を有する場合である。
【００１６】まず、データ信号ｄinが立ち上がると、こ
のデータ信号ｄinがＤラッチｂ内に取り込まれ、第１実
施例と同様に、ノード２２と出力端子２０のノード２４
のデータ信号ｄout が不一致になるため、ＥＸ−ＮＯＲ
回路１５により、Ｄラッチｂ内の信号はラッチ状態にな
りデータが保持される。
のデータ信号ｄinがＤラッチｂ内に取り込まれ、第１実
施例と同様に、ノード２２と出力端子２０のノード２４
のデータ信号ｄout が不一致になるため、ＥＸ−ＮＯＲ
回路１５により、Ｄラッチｂ内の信号はラッチ状態にな
りデータが保持される。
【００１７】次に積分回路ａで設定したディレイ時間Ｔ
経過後、出力端子２０にデータ信号ｄout が出力され、
ＥＸ−ＮＯＲ回路１５によりデータ取り込み状態となる
が、ラッチされていたデータ信号ｄrichと入力データ信
号ｄinが同一レベルであるため、ノード２２のレベルが
変化しない。また入力データ信号ｄinが立ち上がる場合
も前述した動作と同様の動作をする。
経過後、出力端子２０にデータ信号ｄout が出力され、
ＥＸ−ＮＯＲ回路１５によりデータ取り込み状態となる
が、ラッチされていたデータ信号ｄrichと入力データ信
号ｄinが同一レベルであるため、ノード２２のレベルが
変化しない。また入力データ信号ｄinが立ち上がる場合
も前述した動作と同様の動作をする。
【００１８】また、第１実施例と同様に“Ｌ”の状態を
パルス幅と定義した場合、つまり、ノード１１が反転し
た場合でもノード２２，２３，２４のレベルが反転する
だけで基本動作は第１実施例と同じである。
パルス幅と定義した場合、つまり、ノード１１が反転し
た場合でもノード２２，２３，２４のレベルが反転する
だけで基本動作は第１実施例と同じである。
【００１９】本実施例によれば、第１実施例のように入
力データ信号ｄinのパルス幅がＣＲ積分回路ａのディレ
イ時間Ｔよりも短い場合は、ＣＲ積分回路ａが認識でき
る最小のパルス幅で遅延信号を出力し、ディレイ時間Ｔ
よりも長い場合は従来の遅延回路として動作する。
力データ信号ｄinのパルス幅がＣＲ積分回路ａのディレ
イ時間Ｔよりも短い場合は、ＣＲ積分回路ａが認識でき
る最小のパルス幅で遅延信号を出力し、ディレイ時間Ｔ
よりも長い場合は従来の遅延回路として動作する。
【００２０】以上詳述したように、本発明によればＣＲ
積分回路を用いた遅延回路において、ディレイ時間Ｔよ
りも短いパルス幅の入力データ信号が入力した場合、Ｃ
Ｒ積分回路でデータ信号を伝搬できるパルス幅までラッ
チすることができるので、前記データ信号を確実に遅延
させ、伝搬することができる。また、ディレイ時間Ｔよ
りも長いパルス幅の入力信号が入力した場合でも、従来
のＣＲ積分回路を備えた遅延回路と同様にデータ信号を
遅延させることができる。また本発明は、前述した実施
例に限定されるものではなく、他にも発明の要旨を逸脱
しない範囲で種々の変形や応用が可能であることは勿論
である。
積分回路を用いた遅延回路において、ディレイ時間Ｔよ
りも短いパルス幅の入力データ信号が入力した場合、Ｃ
Ｒ積分回路でデータ信号を伝搬できるパルス幅までラッ
チすることができるので、前記データ信号を確実に遅延
させ、伝搬することができる。また、ディレイ時間Ｔよ
りも長いパルス幅の入力信号が入力した場合でも、従来
のＣＲ積分回路を備えた遅延回路と同様にデータ信号を
遅延させることができる。また本発明は、前述した実施
例に限定されるものではなく、他にも発明の要旨を逸脱
しない範囲で種々の変形や応用が可能であることは勿論
である。
【００２１】
【発明の効果】以上詳述したように、本発明は、遅延回
路のディレイ時間Ｔより短いパルス幅の入力信号でも、
抵抗とキャパシタによるＣＲ時定数で決定されるディレ
イ時間をもつ信号を伝搬可能な遅延回路を提供すること
ができる。
路のディレイ時間Ｔより短いパルス幅の入力信号でも、
抵抗とキャパシタによるＣＲ時定数で決定されるディレ
イ時間をもつ信号を伝搬可能な遅延回路を提供すること
ができる。
【図１】図１は、本発明による第１実施例としての遅延
回路の構成を示す図である。
回路の構成を示す図である。
【図２】図２は、図１に示す遅延回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図３】図３は、本発明による第２実施例としての遅延
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図４】図４は、従来のＣＲ遅延回路の回路構成を示す
図である。
図である。
【図５】図５は、図４のＣＲ遅延回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
１…入力端子、２…ノード、３…出力端子、４，５，１
４，１６，１９，２１…インバータ、１１…入力端子
（ノード）、１２，１３…トランスミッションゲート、
１５…ＥＸ−ＮＯＲ回路、１７…抵抗、１８…キャパシ
タ、２０…出力端子、２２，２３，２４…ノード、ａ…
ＣＲ積分回路、ｂ…Ｄラッチ、ｄin…入力データ信号、
ｄout …出力データ信号。
４，１６，１９，２１…インバータ、１１…入力端子
（ノード）、１２，１３…トランスミッションゲート、
１５…ＥＸ−ＮＯＲ回路、１７…抵抗、１８…キャパシ
タ、２０…出力端子、２２，２３，２４…ノード、ａ…
ＣＲ積分回路、ｂ…Ｄラッチ、ｄin…入力データ信号、
ｄout …出力データ信号。
Claims (3)
- 【請求項１】 入力したデータ信号をラッチするラッチ
手段と、 前記ラッチ手段から読出されたデータ信号を遅延させる
抵抗とキャパシタからなる積分手段と、 前記入力したデータ信号と同一論理の第１信号と、該入
力データ信号と同一論理でかつ前記積分手段により遅延
された第２信号を入力とする一致回路で構成された前記
ラッチ手段を駆動させるクロック信号を生成する手段と
を具備することを特徴とする遅延回路。 - 【請求項２】 前記ラッチ手段は、データ信号入力端子
が前記第１トランスファーゲートの入力端に接続され、
その出力端は、前記第１インバータのゲート及び第２ト
ランスファーゲートの出力端に接続され、前記第１イン
バータの出力端が第２インバータのゲート及び前記積分
回路の入力側に接続され、前記第２インバータの出力端
が第２トランスファーゲートの入力端子に接続されて構
成され、 前記第１信号と前記第２信号が一致した時に、前記第１
トランスファーゲートが導通し、第２トランスファーゲ
ートが遮断され、前記第１信号と前記第２信号が不一致
の時には、第１のトランスファーゲートが遮断され、第
２のトランスファーゲートは導通することを特徴とする
請求項１記載の遅延回路装置。 - 【請求項３】 前記一致回路において、一方の入力端は
前記第１トランスファーゲートの出力端に接続され、他
方の入力端は入力データ信号と同一論理の信号で、かつ
前記積分回路により遅延信号の出力端に接続されたこと
を特徴とする請求項１及び２記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013110A JPH05206802A (ja) | 1992-01-28 | 1992-01-28 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013110A JPH05206802A (ja) | 1992-01-28 | 1992-01-28 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206802A true JPH05206802A (ja) | 1993-08-13 |
Family
ID=11824016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013110A Withdrawn JPH05206802A (ja) | 1992-01-28 | 1992-01-28 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206802A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2023026834A1 (ja) * | 2021-08-23 | 2023-03-02 |
-
1992
- 1992-01-28 JP JP4013110A patent/JPH05206802A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2023026834A1 (ja) * | 2021-08-23 | 2023-03-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |