JPH05206848A - Ｐｌｌシンセサイザ回路 - Google Patents
Ｐｌｌシンセサイザ回路Info
- Publication number
- JPH05206848A JPH05206848A JP4011906A JP1190692A JPH05206848A JP H05206848 A JPH05206848 A JP H05206848A JP 4011906 A JP4011906 A JP 4011906A JP 1190692 A JP1190692 A JP 1190692A JP H05206848 A JPH05206848 A JP H05206848A
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- JP
- Japan
- Prior art keywords
- frequency
- synthesizer circuit
- pll synthesizer
- signal
- lockup
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 通信用のチャンネル数を変更することなく、
当該ＰＬＬシンセサイザ回路に於けるロックアップ時間
を高速化する事の出来るＰＬＬシンセサイザ回路を提供
する。 【構成】 基準周波数発振手段２、分周手段３、位相比
較手段４、及び電圧制御発振手段（ＶＣＯ）７とから構
成されると共に、該分周手段３は、該基準周波数発振手
段２から出力される基準周波数を分周して所定の基準周
波数ｆｒを発生させる第１の分周手段３１と該電圧制御
発振手段７から出力される当該基準周波数ｆｒと比較さ
れる比較信号ｆｐを分周して出力する為の第２の分周手
段３２とから構成されており、更に該基準信号ｆｒ及び
該比較信号ｆｐの周波数をロックアップ操作中に変化さ
せる手段１１が設けられているＰＬＬシンセサイザ回
路。
当該ＰＬＬシンセサイザ回路に於けるロックアップ時間
を高速化する事の出来るＰＬＬシンセサイザ回路を提供
する。 【構成】 基準周波数発振手段２、分周手段３、位相比
較手段４、及び電圧制御発振手段（ＶＣＯ）７とから構
成されると共に、該分周手段３は、該基準周波数発振手
段２から出力される基準周波数を分周して所定の基準周
波数ｆｒを発生させる第１の分周手段３１と該電圧制御
発振手段７から出力される当該基準周波数ｆｒと比較さ
れる比較信号ｆｐを分周して出力する為の第２の分周手
段３２とから構成されており、更に該基準信号ｆｒ及び
該比較信号ｆｐの周波数をロックアップ操作中に変化さ
せる手段１１が設けられているＰＬＬシンセサイザ回
路。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬシンセサイザ回
路に関するものであり、更に詳しくは、出力信号周波数
を設定周波数に対して常に一致させる様に高速で動作す
るＰＬＬシンセサイザ回路に関するものである。
路に関するものであり、更に詳しくは、出力信号周波数
を設定周波数に対して常に一致させる様に高速で動作す
るＰＬＬシンセサイザ回路に関するものである。
【０００２】
【従来の技術】近年、移動体通信技術が進歩して、デジ
タル化が一般化するに伴い、高速チューニングが必要と
されて来ている。即ち、該移動通信システムに於いて
は、所定の周波数帯内に於いて出来るだけ多くの通信チ
ャンネルを設定する事が望ましく、その為には、各通信
チャンネルのチャンネル幅、つまりチャンネルステップ
を狭く設定する必要がある。
タル化が一般化するに伴い、高速チューニングが必要と
されて来ている。即ち、該移動通信システムに於いて
は、所定の周波数帯内に於いて出来るだけ多くの通信チ
ャンネルを設定する事が望ましく、その為には、各通信
チャンネルのチャンネル幅、つまりチャンネルステップ
を狭く設定する必要がある。
【０００３】現在の於ける係る移動体通信に於いては、
該通信チャンネルの各々のステップ幅は、例えば２１．
７ＫＨｚに設定されているものがある。移動体通信シス
テムにおいては、ある周波数チャンネルから、別の周波
数チャンネルへの周波数切り換えの場合において、即時
に周波数の切り換えが行われる事が必要である。
該通信チャンネルの各々のステップ幅は、例えば２１．
７ＫＨｚに設定されているものがある。移動体通信シス
テムにおいては、ある周波数チャンネルから、別の周波
数チャンネルへの周波数切り換えの場合において、即時
に周波数の切り換えが行われる事が必要である。
【０００４】また、通話中に何らかの原因により使用し
ている周波数が変化した場合にも、即時にもとの周波数
に戻す事も必要とされる。係る従来のＰＬＬシンセサイ
ザ回路の一具体例の構成を図４に示す。即ち、図４に示
されるＰＬＬシンセサイザ回路１は、基準周波数発振手
段２、分周手段３、位相比較手段４、チャージポンプ手
段５、低域フィルター（ＬＰＦ）６及び電圧制御発振手
段（ＶＣＯ）７とから構成され、且つ該分周手段３は、
該基準周波数発振手段２から出力される基準周波数を分
周して所定の基準周波数ｆｒを発生させる第１の分周手
段３１と該電圧制御発振手段７から出力される当該基準
周波数ｆｒと比較される比較信号ｆｐを出力する為の第
２の分周手段３２とから構成されている。
ている周波数が変化した場合にも、即時にもとの周波数
に戻す事も必要とされる。係る従来のＰＬＬシンセサイ
ザ回路の一具体例の構成を図４に示す。即ち、図４に示
されるＰＬＬシンセサイザ回路１は、基準周波数発振手
段２、分周手段３、位相比較手段４、チャージポンプ手
段５、低域フィルター（ＬＰＦ）６及び電圧制御発振手
段（ＶＣＯ）７とから構成され、且つ該分周手段３は、
該基準周波数発振手段２から出力される基準周波数を分
周して所定の基準周波数ｆｒを発生させる第１の分周手
段３１と該電圧制御発振手段７から出力される当該基準
周波数ｆｒと比較される比較信号ｆｐを出力する為の第
２の分周手段３２とから構成されている。
【０００５】そして、該ＰＬＬシンセサイザ回路１は、
該位相比較手段４に於いて該基準周波数ｆｒと比較信号
ｆｐの位相を比較して、その位相差に応じて所定の電圧
を発生させ、その電圧変化に応答して該電圧制御発振手
段（ＶＣＯ）７から周波数が変化した比較信号が出力さ
れ、それが再び該位相比較手段４でその位相差が比較さ
れ、係る操作が繰り返されて、該電圧制御発振手段７か
ら出力される信号の周波数を所定の設定された周波数に
一致させる様に合わせ込み操作が行われる。
該位相比較手段４に於いて該基準周波数ｆｒと比較信号
ｆｐの位相を比較して、その位相差に応じて所定の電圧
を発生させ、その電圧変化に応答して該電圧制御発振手
段（ＶＣＯ）７から周波数が変化した比較信号が出力さ
れ、それが再び該位相比較手段４でその位相差が比較さ
れ、係る操作が繰り返されて、該電圧制御発振手段７か
ら出力される信号の周波数を所定の設定された周波数に
一致させる様に合わせ込み操作が行われる。
【０００６】処で、係る従来のＰＬＬシンセサイザ回路
に於いて、該ＰＬＬシンセサイザ回路に於けるロックア
ップに至る時間、即ち該電圧制御発振手段７の出力信号
の周波数が所定の基準周波数からずれた事が検出されて
から、所定の基準周波数に戻る迄の時間（以下ロックア
ップ時間と言う）を決めるファクターの一つとして該位
相比較手段４に入力される比較周波数が存在する。
に於いて、該ＰＬＬシンセサイザ回路に於けるロックア
ップに至る時間、即ち該電圧制御発振手段７の出力信号
の周波数が所定の基準周波数からずれた事が検出されて
から、所定の基準周波数に戻る迄の時間（以下ロックア
ップ時間と言う）を決めるファクターの一つとして該位
相比較手段４に入力される比較周波数が存在する。
【０００７】即ち、該位相比較手段４に入力される比較
周波数が高くなると当該ロックアップ時間が短くなると
言う傾向がある。その為、当該ＰＬＬシンセサイザ回路
のロックアップ時間を短くして高速でロックアップさせ
ようとする場合には、各移動体毎に設定される基準周波
数は、高い事が好ましい。
周波数が高くなると当該ロックアップ時間が短くなると
言う傾向がある。その為、当該ＰＬＬシンセサイザ回路
のロックアップ時間を短くして高速でロックアップさせ
ようとする場合には、各移動体毎に設定される基準周波
数は、高い事が好ましい。
【０００８】例えば、一つの移動体に設定される基準周
波数を１００ＫＨｚ単位で設定することにすれば、上記
した様に、各移動体に設定される基準周波数を２１．７
ＫＨｚ単位で設定したものに比べて当該ロックアップ時
間は大幅に短くする事が出来るのが、その反面、当該基
準周波数を大きく設定する事は、チャンネルステップの
幅が大きくなることであり、従って、予め定められてい
る使用可能な周波数帯域に於いて設定されうるチャンネ
ル数が少なくなると言う問題が発生する。
波数を１００ＫＨｚ単位で設定することにすれば、上記
した様に、各移動体に設定される基準周波数を２１．７
ＫＨｚ単位で設定したものに比べて当該ロックアップ時
間は大幅に短くする事が出来るのが、その反面、当該基
準周波数を大きく設定する事は、チャンネルステップの
幅が大きくなることであり、従って、予め定められてい
る使用可能な周波数帯域に於いて設定されうるチャンネ
ル数が少なくなると言う問題が発生する。
【０００９】つまり、近年に於ける移動体通信システム
における狭帯域多チャンネルの動向に反する結果となら
ざるを得なかった。
における狭帯域多チャンネルの動向に反する結果となら
ざるを得なかった。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、通信用のチャンネル数を
変更することなく、当該ＰＬＬシンセサイザ回路に於け
るロックアップ時間を高速化する事の出来るＰＬＬシン
セサイザ回路を提供するものである。
した従来技術の欠点を改良し、通信用のチャンネル数を
変更することなく、当該ＰＬＬシンセサイザ回路に於け
るロックアップ時間を高速化する事の出来るＰＬＬシン
セサイザ回路を提供するものである。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、基準周波数発振手段、分周手
段、位相比較手段、電圧制御発振手段とから構成され、
且つ該所定の基準周波数に基づく基準信号と該電圧制御
発振手段から出力される比較周波数に基づく比較信号と
の位相差を一致させる様に作動するＰＬＬシンセサイザ
回路に於いて、該基準信号及び該比較信号の周波数をロ
ックアップ操作中に変化させる手段が設けられているＰ
ＬＬシンセサイザ回路である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、基準周波数発振手段、分周手
段、位相比較手段、電圧制御発振手段とから構成され、
且つ該所定の基準周波数に基づく基準信号と該電圧制御
発振手段から出力される比較周波数に基づく比較信号と
の位相差を一致させる様に作動するＰＬＬシンセサイザ
回路に於いて、該基準信号及び該比較信号の周波数をロ
ックアップ操作中に変化させる手段が設けられているＰ
ＬＬシンセサイザ回路である。
【００１２】
【作用】本発明に係る該ＰＬＬシンセサイザ回路は、上
記の様な技術構成を採用しているので、当該ロックアッ
プが検出される迄のロックアップ操作工程に於いて、周
波数を異にする複数の基準周波数を用意しておき、当該
ＰＬＬシンセサイザ回路のアンロック状態が検出された
場合、つまり該電圧制御発振手段７からの出力信号の周
波数が、設定された基準周波数からずれた場合、その位
相差の程度に従って、当該位相比較手段４で比較される
双方の信号の周波数を変更する様に構成するものであ
る。
記の様な技術構成を採用しているので、当該ロックアッ
プが検出される迄のロックアップ操作工程に於いて、周
波数を異にする複数の基準周波数を用意しておき、当該
ＰＬＬシンセサイザ回路のアンロック状態が検出された
場合、つまり該電圧制御発振手段７からの出力信号の周
波数が、設定された基準周波数からずれた場合、その位
相差の程度に従って、当該位相比較手段４で比較される
双方の信号の周波数を変更する様に構成するものであ
る。
【００１３】従って、当該双方の信号に於ける位相差が
大きい場合には、当該位相比較手段４で比較される双方
の信号の周波数を高い周波数に変更して、合わせ込みに
要する時間を短くさせ、両者の位相差が小さくなり、当
該ロックアップ状態に近づいた場合には、当該周波数を
低い周波数に変更する事により、位相差を０とする操作
を精密化する事により合わせ込み操作の精度を向上する
ものである。
大きい場合には、当該位相比較手段４で比較される双方
の信号の周波数を高い周波数に変更して、合わせ込みに
要する時間を短くさせ、両者の位相差が小さくなり、当
該ロックアップ状態に近づいた場合には、当該周波数を
低い周波数に変更する事により、位相差を０とする操作
を精密化する事により合わせ込み操作の精度を向上する
ものである。
【００１４】つまり、本発明に係るＰＬＬシンセサイザ
回路に於いては、比較する両者の位相差が大きい状態に
ある場合には、高い周波数を用いてロックアップ状態近
くまで短時間に合わせ込みを行い、その後に低い周波数
を用いて正確な合わせ込みを実行する事により、ロック
アップ時間の短縮化を、通常の各移動体に設定されるチ
ャンネル幅を拡大させることなく実現する事が可能とな
るので、狭帯域多チャンネルの動向に充分沿いえるもの
である。
回路に於いては、比較する両者の位相差が大きい状態に
ある場合には、高い周波数を用いてロックアップ状態近
くまで短時間に合わせ込みを行い、その後に低い周波数
を用いて正確な合わせ込みを実行する事により、ロック
アップ時間の短縮化を、通常の各移動体に設定されるチ
ャンネル幅を拡大させることなく実現する事が可能とな
るので、狭帯域多チャンネルの動向に充分沿いえるもの
である。
【００１５】
【実施例】以下に、本発明に係るＰＬＬシンセサイザ回
路の具体例を図面を参照しながら詳細に説明する。図１
は、本発明に係るＰＬＬシンセサイザ回路１の原理を説
明する図であるとともに、本発明に係るＰＬＬシンセサ
イザ回路１の一具体例を示すブロックダイアグラムであ
る。
路の具体例を図面を参照しながら詳細に説明する。図１
は、本発明に係るＰＬＬシンセサイザ回路１の原理を説
明する図であるとともに、本発明に係るＰＬＬシンセサ
イザ回路１の一具体例を示すブロックダイアグラムであ
る。
【００１６】図１に示されるＰＬＬシンセサイザ回路１
は、基準周波数発振手段２、分周手段３、位相比較手段
４、チャージポンプ手段５、低域フィルター（ＬＰＦ）
６及び電圧制御発振手段（ＶＣＯ）７とから構成される
と共に、該分周手段３は、該基準周波数発振手段２から
出力される基準周波数を分周して所定の基準周波数ｆｒ
を発生させる第１の分周手段３１と該電圧制御発振手段
７から出力される当該基準周波数ｆｒと比較される比較
信号ｆｐを分周して出力する為の第２の分周手段３２と
から構成されており、更に該基準信号ｆｒ及び該比較信
号ｆｐの周波数をロックアップ操作中に変化させる手段
１１が設けられているＰＬＬシンセサイザ回路である。
は、基準周波数発振手段２、分周手段３、位相比較手段
４、チャージポンプ手段５、低域フィルター（ＬＰＦ）
６及び電圧制御発振手段（ＶＣＯ）７とから構成される
と共に、該分周手段３は、該基準周波数発振手段２から
出力される基準周波数を分周して所定の基準周波数ｆｒ
を発生させる第１の分周手段３１と該電圧制御発振手段
７から出力される当該基準周波数ｆｒと比較される比較
信号ｆｐを分周して出力する為の第２の分周手段３２と
から構成されており、更に該基準信号ｆｒ及び該比較信
号ｆｐの周波数をロックアップ操作中に変化させる手段
１１が設けられているＰＬＬシンセサイザ回路である。
【００１７】本発明に於ける該ＰＬＬシンセサイザ回路
１の基準周波数発振手段２は、例えば、水晶発振器の様
な公知の基準となる一定の周波数を発振しえる発振器で
あれば如何なるものでも使用出来る。又、本発明に於け
る該分周手段３は、該基準周波数発振手段２から出力さ
れる基準周波数を分周する分周手段３１と該電圧制御発
振手段７から出力される比較信号の周波数を分周する分
周手段３２とが、個別に設けられている事が好ましく、
又該各分周手段は、必ずしも両者が同一の分周機能を有
している必要は無く、該位相比較手段４で互いに比較さ
れる該基準信号の基準周波数ｆｒと該基準信号の基準周
波数ｆｒと比較される比較信号の周波数ｆｐとが互いに
同一となる様にそれぞれ該基準周波数発振手段２から出
力される基準周波数及び該電圧制御発振手段７から出力
される比較信号の周波数とを分周しえる機能を有するも
のであれば良い。
１の基準周波数発振手段２は、例えば、水晶発振器の様
な公知の基準となる一定の周波数を発振しえる発振器で
あれば如何なるものでも使用出来る。又、本発明に於け
る該分周手段３は、該基準周波数発振手段２から出力さ
れる基準周波数を分周する分周手段３１と該電圧制御発
振手段７から出力される比較信号の周波数を分周する分
周手段３２とが、個別に設けられている事が好ましく、
又該各分周手段は、必ずしも両者が同一の分周機能を有
している必要は無く、該位相比較手段４で互いに比較さ
れる該基準信号の基準周波数ｆｒと該基準信号の基準周
波数ｆｒと比較される比較信号の周波数ｆｐとが互いに
同一となる様にそれぞれ該基準周波数発振手段２から出
力される基準周波数及び該電圧制御発振手段７から出力
される比較信号の周波数とを分周しえる機能を有するも
のであれば良い。
【００１８】又、本発明に於ける、該基準信号ｆｒ及び
該比較信号ｆｐの周波数をロックアップ操作中に変化さ
せる手段１１は、該ＰＬＬシンセサイザ回路１に於い
て、該基準信号ｆｒ及び該比較信号ｆｐのそれぞれの周
波数間の位相差が存在する場合に、その位相差をなくす
方向に所定の処理が実行されるものであるが、係る手段
１１は、例えば該位相比較手段４に、当該ＰＬＬシンセ
サイザ回路がロックアップ状態に近い状態に有るか否か
を検出するロックアップ検出手段８を設けると共に、該
分周手段３１、３２と該位相比較手段４との間に周波数
切換手段９１、９２を設けらたもので有っても良い。
該比較信号ｆｐの周波数をロックアップ操作中に変化さ
せる手段１１は、該ＰＬＬシンセサイザ回路１に於い
て、該基準信号ｆｒ及び該比較信号ｆｐのそれぞれの周
波数間の位相差が存在する場合に、その位相差をなくす
方向に所定の処理が実行されるものであるが、係る手段
１１は、例えば該位相比較手段４に、当該ＰＬＬシンセ
サイザ回路がロックアップ状態に近い状態に有るか否か
を検出するロックアップ検出手段８を設けると共に、該
分周手段３１、３２と該位相比較手段４との間に周波数
切換手段９１、９２を設けらたもので有っても良い。
【００１９】尚、本発明に於ける上記具体例に於いて、
該周波数切換手段９１、９２は該ロックアップ検出手段
８の出力信号により制御される様に構成されている事が
好ましい。本発明に係るＰＬＬシンセサイザ回路１に於
ける該ロックアップ検出手段８は、該位相比較手段４で
互いに比較される該基準信号の基準周波数ｆｒと該基準
信号の基準周波数ｆｒと比較される比較信号の周波数ｆ
ｐとが同一でなく、位相差が存在しているアンロック状
態で有って、且つ当該位相差が所定のレベル以上にある
場合に、所定の第１の信号を出力し、又該位相差が所定
のレベル以下である場合、即ち、両者の位相差が接近し
て、所定の許容領域内に入り正確な合わせ込み操作と必
要とする状態となると所定の第２の信号を出力する様に
構成されている事が好ましい。
該周波数切換手段９１、９２は該ロックアップ検出手段
８の出力信号により制御される様に構成されている事が
好ましい。本発明に係るＰＬＬシンセサイザ回路１に於
ける該ロックアップ検出手段８は、該位相比較手段４で
互いに比較される該基準信号の基準周波数ｆｒと該基準
信号の基準周波数ｆｒと比較される比較信号の周波数ｆ
ｐとが同一でなく、位相差が存在しているアンロック状
態で有って、且つ当該位相差が所定のレベル以上にある
場合に、所定の第１の信号を出力し、又該位相差が所定
のレベル以下である場合、即ち、両者の位相差が接近し
て、所定の許容領域内に入り正確な合わせ込み操作と必
要とする状態となると所定の第２の信号を出力する様に
構成されている事が好ましい。
【００２０】例えば、該第１の信号は“Ｈ”レベルの信
号であり、該第２の信号が“Ｌ”レベルの信号で有って
も良い。尚、本発明に係る該ＰＬＬシンセサイザ回路に
於ける該位相差が所定のレベルは、特に限定されるもの
ではないが、所定のロックアップ状態となる周波数に対
して例えば１０〜２０％の範囲の位相差を目安とする事
も可能である。
号であり、該第２の信号が“Ｌ”レベルの信号で有って
も良い。尚、本発明に係る該ＰＬＬシンセサイザ回路に
於ける該位相差が所定のレベルは、特に限定されるもの
ではないが、所定のロックアップ状態となる周波数に対
して例えば１０〜２０％の範囲の位相差を目安とする事
も可能である。
【００２１】一方、該周波数切換手段９１、９２は、複
数個の切換端子部を有し、それぞれ対応する各分周手段
３１、３２の複数の出力端子と接続されている。図１に
於ける具体例では、該両分周器が４分の１分周端子Ａ，
Ａ’と１６分の１分周端子Ｂ，Ｂ’を有しており、該周
波数切換手段９１、９２は該分周器の出力端子と接続さ
れる端子９３、９４を有している。
数個の切換端子部を有し、それぞれ対応する各分周手段
３１、３２の複数の出力端子と接続されている。図１に
於ける具体例では、該両分周器が４分の１分周端子Ａ，
Ａ’と１６分の１分周端子Ｂ，Ｂ’を有しており、該周
波数切換手段９１、９２は該分周器の出力端子と接続さ
れる端子９３、９４を有している。
【００２２】そして、該周波数切換手段９１、９２は、
該ロックアップ検出手段８の第１の信号により、該分周
手段の４分の１分周端子Ａ，Ａ’と接続され、それぞれ
周波数ｆｒ’とｆｐ’を持った信号を入力する入力端子
部９３が作動して、当該周波数ｆｒ’とｆｐ’を持った
信号が該位相比較手段４に入力される。一方、該周波数
切換手段９１、９２は、該ロックアップ検出手段８の第
２の信号により、該分周手段の１６分の１分周端子Ｂ，
Ｂ’と接続され、それぞれ周波数ｆｒとｆｐを持った信
号を入力する入力端子部９４が作動して、当該周波数ｆ
ｒとｆｐを持った信号が該位相比較手段４に入力される
ものである。
該ロックアップ検出手段８の第１の信号により、該分周
手段の４分の１分周端子Ａ，Ａ’と接続され、それぞれ
周波数ｆｒ’とｆｐ’を持った信号を入力する入力端子
部９３が作動して、当該周波数ｆｒ’とｆｐ’を持った
信号が該位相比較手段４に入力される。一方、該周波数
切換手段９１、９２は、該ロックアップ検出手段８の第
２の信号により、該分周手段の１６分の１分周端子Ｂ，
Ｂ’と接続され、それぞれ周波数ｆｒとｆｐを持った信
号を入力する入力端子部９４が作動して、当該周波数ｆ
ｒとｆｐを持った信号が該位相比較手段４に入力される
ものである。
【００２３】尚、本発明においては、該分周手段からの
出力は、２か所に限定されるものではなく、２か所以上
から異なる周波数の信号を取り出して、比較するもので
有っても良い。そして、該ＰＬＬシンセサイザ回路１に
於いては、当該ロックアップ検出手段８によりアンロッ
ク状態が検出され、その位相差にレベルが所定のレベル
より大きい場合には、当該ロックアップ検出手段８の第
１の信号により、該周波数切換手段９１、９２は、該分
周手段の４分の１分周端子Ａ，Ａ’と接続され、周波数
ｆｒ’とｆｐ’を持った信号が該位相比較手段４に入力
されるので、当該位相比較手段４は、チャンネル周波数
より高い周波数で動作する事になり、大きなチャンネル
ステップで当該位相差が比較検出されるので、図２のグ
ラフＨのの領域で示される様に、従来のＰＬＬシンセ
サイザ回路により得られるロックアップ時間（グラフＪ
参照）よりも、高速に位相差を小さくしてロックアップ
に近づける事が可能となる。
出力は、２か所に限定されるものではなく、２か所以上
から異なる周波数の信号を取り出して、比較するもので
有っても良い。そして、該ＰＬＬシンセサイザ回路１に
於いては、当該ロックアップ検出手段８によりアンロッ
ク状態が検出され、その位相差にレベルが所定のレベル
より大きい場合には、当該ロックアップ検出手段８の第
１の信号により、該周波数切換手段９１、９２は、該分
周手段の４分の１分周端子Ａ，Ａ’と接続され、周波数
ｆｒ’とｆｐ’を持った信号が該位相比較手段４に入力
されるので、当該位相比較手段４は、チャンネル周波数
より高い周波数で動作する事になり、大きなチャンネル
ステップで当該位相差が比較検出されるので、図２のグ
ラフＨのの領域で示される様に、従来のＰＬＬシンセ
サイザ回路により得られるロックアップ時間（グラフＪ
参照）よりも、高速に位相差を小さくしてロックアップ
に近づける事が可能となる。
【００２４】その後、両者の位相差が、所定のレベル以
下となると、該ロックアップ検出手段８から第２の信号
が出力され、それにより該周波数切換手段９１、９２が
切り換えられて該分周手段の１６分の１分周端子Ｂ，
Ｂ’と接続され、それぞれ周波数ｆｒとｆｐを持った信
号が該位相比較手段４に入力されるものである。従っ
て、図２のグラフＨのの領域で示される様に、位相差
の検出とそれによるロックアップ操作を幅の狭いチャン
ネルステップにより位相差比較を行い正確なロックアッ
プ状態に設定する事が出来る。
下となると、該ロックアップ検出手段８から第２の信号
が出力され、それにより該周波数切換手段９１、９２が
切り換えられて該分周手段の１６分の１分周端子Ｂ，
Ｂ’と接続され、それぞれ周波数ｆｒとｆｐを持った信
号が該位相比較手段４に入力されるものである。従っ
て、図２のグラフＨのの領域で示される様に、位相差
の検出とそれによるロックアップ操作を幅の狭いチャン
ネルステップにより位相差比較を行い正確なロックアッ
プ状態に設定する事が出来る。
【００２５】係る図２のグラフＨのの領域での、ロッ
クアップ操作時間は、図２のグラフＪに示される様な従
来のロックアップ操作と同一時間が係るが、それ迄の処
理時間が大幅に短縮されているので、全体として、従来
に比べて高速でロックアップ処理しえる事になる。尚、
図２は、ＰＬＬシンセサイザ回路に於いて、アンロック
状態にある、電圧制御発振手段７の電圧Ｖ１をロックア
ップ状態の電圧Ｖ２に変化させる迄の時間をグラフ化し
たものであり、従来のＰＬＬシンセサイザ回路による変
化時間をグラフＪで示し、本発明に係るＰＬＬシンセサ
イザ回路による変化時間をグラフＨで示してある。
クアップ操作時間は、図２のグラフＪに示される様な従
来のロックアップ操作と同一時間が係るが、それ迄の処
理時間が大幅に短縮されているので、全体として、従来
に比べて高速でロックアップ処理しえる事になる。尚、
図２は、ＰＬＬシンセサイザ回路に於いて、アンロック
状態にある、電圧制御発振手段７の電圧Ｖ１をロックア
ップ状態の電圧Ｖ２に変化させる迄の時間をグラフ化し
たものであり、従来のＰＬＬシンセサイザ回路による変
化時間をグラフＪで示し、本発明に係るＰＬＬシンセサ
イザ回路による変化時間をグラフＨで示してある。
【００２６】図３に、本発明に係るＰＬＬシンセサイザ
回路に使用される切換手段９１、９２の構成の一例を示
す。即ち、図３に於いては、分周器３と該切換手段９
１、９２とが設けられているもので有って、該分周器３
は、例えば４個のフリップフロップ４１〜４４で構成さ
れており、入力ＩＮに入力される信号の周波数をそれぞ
れ１／２ずつ分周するものである。
回路に使用される切換手段９１、９２の構成の一例を示
す。即ち、図３に於いては、分周器３と該切換手段９
１、９２とが設けられているもので有って、該分周器３
は、例えば４個のフリップフロップ４１〜４４で構成さ
れており、入力ＩＮに入力される信号の周波数をそれぞ
れ１／２ずつ分周するものである。
【００２７】従って、該分周器３の第２のフリップフロ
ップ４２の出力Ａからは、入力された信号の周波数を１
／４分周された周波数が出力され、又第４のフリップフ
ロップ４４の出力Ｂからは、入力された信号の周波数を
１／１６分周された周波数が出力されるのである。一
方、該切換手段９１、９２に於いては、該ロックアップ
検出手段８からの信号ＬＤと該分周器３の第２のフリッ
プフロップ４２の出力Ａとが入力されるＮＯＲゲート回
路５０と該ロックアップ検出手段８からの信号ＬＤと該
分周器３の第４のフリップフロップ４４の出力Ｂとが入
力されるＡＮＤゲート回路５１とさらには、該ＮＯＲゲ
ート回路５０の出力と該ＡＮＤゲート回路５１の出力と
が入力されるＯＲゲート回路５２とから構成されたもの
であり、該ＯＲゲート回路５２の出力は、該位相比較手
段４のそれぞれの入力端子に接続されている。
ップ４２の出力Ａからは、入力された信号の周波数を１
／４分周された周波数が出力され、又第４のフリップフ
ロップ４４の出力Ｂからは、入力された信号の周波数を
１／１６分周された周波数が出力されるのである。一
方、該切換手段９１、９２に於いては、該ロックアップ
検出手段８からの信号ＬＤと該分周器３の第２のフリッ
プフロップ４２の出力Ａとが入力されるＮＯＲゲート回
路５０と該ロックアップ検出手段８からの信号ＬＤと該
分周器３の第４のフリップフロップ４４の出力Ｂとが入
力されるＡＮＤゲート回路５１とさらには、該ＮＯＲゲ
ート回路５０の出力と該ＡＮＤゲート回路５１の出力と
が入力されるＯＲゲート回路５２とから構成されたもの
であり、該ＯＲゲート回路５２の出力は、該位相比較手
段４のそれぞれの入力端子に接続されている。
【００２８】又、図１に於けるＰＬＬシンセサイザ回路
１の該電圧制御発振手段７の出力の一方は、適宜の通信
回路に接続されているもので有る。
１の該電圧制御発振手段７の出力の一方は、適宜の通信
回路に接続されているもので有る。
【００２９】
【発明の効果】本発明に於けるＰＬＬシンセサイザ回路
に於いては、上記した構成を採用しているので、従来の
ＰＬＬシンセサイザ回路に比較して、一定時間内のみ、
比較周波数を変化させ、特には、該比較周波数を高くす
る事により、チャンネル数を変更することなく、ロック
アップ時間を短くして、高速化すると言う効果を有する
ものである。
に於いては、上記した構成を採用しているので、従来の
ＰＬＬシンセサイザ回路に比較して、一定時間内のみ、
比較周波数を変化させ、特には、該比較周波数を高くす
る事により、チャンネル数を変更することなく、ロック
アップ時間を短くして、高速化すると言う効果を有する
ものである。
【図１】図１は、本発明に係るＰＬＬシンセサイザ回路
の原理を説明する図であり、又本発明に係るＰＬＬシン
セサイザ回路の一具体例の構成を示すブロックダイアグ
ラムである。
の原理を説明する図であり、又本発明に係るＰＬＬシン
セサイザ回路の一具体例の構成を示すブロックダイアグ
ラムである。
【図２】図２は、本発明に係るＰＬＬシンセサイザ回路
と従来のＰＬＬシンセサイザ回路に於けるロックアップ
時間を比較したグラフである。
と従来のＰＬＬシンセサイザ回路に於けるロックアップ
時間を比較したグラフである。
【図３】図３は、本発明に係るＰＬＬシンセサイザ回路
に用いられる切換手段の構成の例を説明するブロックダ
イアグラムである。
に用いられる切換手段の構成の例を説明するブロックダ
イアグラムである。
【図４】図４は、従来のＰＬＬシンセサイザ回路の構成
の例を説明する図である。
の例を説明する図である。
１…ＰＬＬシンセサイザ回路 ２…基準周波数発振手段 ３、３１、３２…分周手段 ７…電圧制御発振手段 ８…ロックアップ検出手段 ９１、９２…切換手段 ４１〜４４…フリップフロップ
Claims (4)
- 【請求項１】 基準周波数発振手段、分周手段、位相比
較手段、電圧制御発振手段とから構成され、且つ該所定
の基準周波数に基づく基準信号と該電圧制御発振手段か
ら出力される比較周波数に基づく比較信号との位相差を
一致させる様に作動するＰＬＬシンセサイザ回路に於い
て、該基準信号及び該比較信号の周波数をロックアップ
操作中に変化させる手段が設けられている事を特徴とす
るＰＬＬシンセサイザ回路。 - 【請求項２】 該分周手段は、該基準周波数発振手段か
ら出力される基準周波数を分周する分周手段と該電圧制
御発振手段から出力される比較信号の周波数を分周する
分周手段とが、個別に設けられている事を特徴とする請
求項１記載のＰＬＬシンセサイザ回路。 - 【請求項３】 該位相比較手段に、当該ＰＬＬシンセサ
イザ回路がロックアップ状態に近い状態に有るか否かを
検出するロックアップ検出手段が設けられている事を特
徴とする請求項１記載のＰＬＬシンセサイザ回路。 - 【請求項４】 該分周手段と該位相比較手段との間に周
波数切換手段が設けられており、且つ該周波数切換手段
は該ロックアップ検出手段の出力信号により制御される
様に構成されている事を特徴とする請求項１記載のＰＬ
Ｌシンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011906A JPH05206848A (ja) | 1992-01-27 | 1992-01-27 | Ｐｌｌシンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011906A JPH05206848A (ja) | 1992-01-27 | 1992-01-27 | Ｐｌｌシンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206848A true JPH05206848A (ja) | 1993-08-13 |
Family
ID=11790772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011906A Withdrawn JPH05206848A (ja) | 1992-01-27 | 1992-01-27 | Ｐｌｌシンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206848A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766723A (ja) * | 1993-08-23 | 1995-03-10 | Nec Corp | Ｐｌｌ周波数シンセサイザ |
| WO2001024374A1 (de) * | 1999-09-27 | 2001-04-05 | Infineon Technologies Ag | Phasenregelkreis |
| EP1057265A4 (en) * | 1998-11-23 | 2002-03-06 | Tropian Inc | LOOP WITH SERVO PHASE ACTIVATING A SMOOTH SWITCHING OF THE BANDWIDTH OF THE LOOP |
| JP2007036936A (ja) * | 2005-07-29 | 2007-02-08 | Icom Inc | クロック再生回路およびクロック再生方法 |
| JP2011211394A (ja) * | 2010-03-29 | 2011-10-20 | Casio Electronics Co Ltd | クロック信号生成装置及び電子装置 |
| US8612794B2 (en) | 2009-12-03 | 2013-12-17 | Casio Electronics Manufacturing Co., Ltd. | Clock signal generating device and electronic device |
-
1992
- 1992-01-27 JP JP4011906A patent/JPH05206848A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766723A (ja) * | 1993-08-23 | 1995-03-10 | Nec Corp | Ｐｌｌ周波数シンセサイザ |
| EP1057265A4 (en) * | 1998-11-23 | 2002-03-06 | Tropian Inc | LOOP WITH SERVO PHASE ACTIVATING A SMOOTH SWITCHING OF THE BANDWIDTH OF THE LOOP |
| WO2001024374A1 (de) * | 1999-09-27 | 2001-04-05 | Infineon Technologies Ag | Phasenregelkreis |
| US6621356B2 (en) * | 1999-09-27 | 2003-09-16 | Infineon Technologies Ag | Phase-locked loop with short transient recovery duration and small interference signal component |
| JP2007036936A (ja) * | 2005-07-29 | 2007-02-08 | Icom Inc | クロック再生回路およびクロック再生方法 |
| US8612794B2 (en) | 2009-12-03 | 2013-12-17 | Casio Electronics Manufacturing Co., Ltd. | Clock signal generating device and electronic device |
| JP2011211394A (ja) * | 2010-03-29 | 2011-10-20 | Casio Electronics Co Ltd | クロック信号生成装置及び電子装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |