JPH05347558A - 高速ロックアップ・シンセサイザ - Google Patents
高速ロックアップ・シンセサイザInfo
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- JPH05347558A JPH05347558A JP4154562A JP15456292A JPH05347558A JP H05347558 A JPH05347558 A JP H05347558A JP 4154562 A JP4154562 A JP 4154562A JP 15456292 A JP15456292 A JP 15456292A JP H05347558 A JPH05347558 A JP H05347558A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 位相ロックループを用いた高速ロックアップ
・シンセサイザに関し、電圧制御発振器を高速でロック
アップする回路方式を提供する事を目的とする。 【構成】 定電圧より任意の出力周波数を発生する電圧
制御発振器1Aと、該任意の周波数を可変分周する可変分
周器４と、該可変分周結果と所定の固定周波数の位相比
較を行う位相比較器５と、該位相比較結果を平滑して前
記定電圧をつくるループフイルタ２よりループ10を形成
し、前記位相比較器５に外部から分周設定値を加えて前
記任意の出力周波数を送出させるものにおいて、前記電
圧制御発振器1Aに、上記出力周波数を微調整するための
第１制御電圧Ｖ1 が印加される第１制御端子（Ｃ1)と上
記出力周波数を粗設定するための第２制御電圧Ｖ2 が印
加される第２制御端子（Ｃ2)とを設けるように構成す
る。
・シンセサイザに関し、電圧制御発振器を高速でロック
アップする回路方式を提供する事を目的とする。 【構成】 定電圧より任意の出力周波数を発生する電圧
制御発振器1Aと、該任意の周波数を可変分周する可変分
周器４と、該可変分周結果と所定の固定周波数の位相比
較を行う位相比較器５と、該位相比較結果を平滑して前
記定電圧をつくるループフイルタ２よりループ10を形成
し、前記位相比較器５に外部から分周設定値を加えて前
記任意の出力周波数を送出させるものにおいて、前記電
圧制御発振器1Aに、上記出力周波数を微調整するための
第１制御電圧Ｖ1 が印加される第１制御端子（Ｃ1)と上
記出力周波数を粗設定するための第２制御電圧Ｖ2 が印
加される第２制御端子（Ｃ2)とを設けるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、位相ロックループをも
ちいた高速ロックアップ・シンセサイザに関するもので
ある。
ちいた高速ロックアップ・シンセサイザに関するもので
ある。
【０００２】外部からの信号により任意の周波数を発生
させる素子、つまり位相ロックループ（ＰＬＬ）を用い
た発振回路の高速化は、いまディジタル通信の分野で重
要な課題になりつつある。
させる素子、つまり位相ロックループ（ＰＬＬ）を用い
た発振回路の高速化は、いまディジタル通信の分野で重
要な課題になりつつある。
【０００３】しかし、例えばディジタル用のコードレス
電話において、使用されるＰＬＬシンセサイザが高速に
ロックアップせず立ち上がりに時間がかかるような場
合、時分割多重通信に使うことが困難になってくる。
電話において、使用されるＰＬＬシンセサイザが高速に
ロックアップせず立ち上がりに時間がかかるような場
合、時分割多重通信に使うことが困難になってくる。
【０００４】今後の移動通信のディジタル化の普及に従
って時分割多重方式が主流になると思われ、ＰＬＬシン
セサイザの高速ロックアップが大きな命題になると予想
される。
って時分割多重方式が主流になると思われ、ＰＬＬシン
セサイザの高速ロックアップが大きな命題になると予想
される。
【０００５】
【従来の技術】以下において、図２により従来例の位相
ロックループ（ＰＬＬ）を使用したロックアップ・シン
セサイザを説明する。
ロックループ（ＰＬＬ）を使用したロックアップ・シン
セサイザを説明する。
【０００６】図２は従来の一実施例回路の構成を示す図
である。図２中、１は電圧制御発振器、２はループフイ
ルタ、３は緩衝増幅器である。また、４は可変分周器、
５は位相比較器、６は基準発振器、７は固定分周器であ
る。
である。図２中、１は電圧制御発振器、２はループフイ
ルタ、３は緩衝増幅器である。また、４は可変分周器、
５は位相比較器、６は基準発振器、７は固定分周器であ
る。
【０００７】なお、10は、電圧制御発振器１→緩衝増幅
器３→可変分周器４→位相比較器５→ループフイルタ２
→電圧制御発振器１より形成されるループであり、該ル
ープ10が外部からの分周設定値の信号を受けた時、該ル
ープ10の系が一定の定常状態に落ちつくまでの時間をロ
ックアップタイムと称している。
器３→可変分周器４→位相比較器５→ループフイルタ２
→電圧制御発振器１より形成されるループであり、該ル
ープ10が外部からの分周設定値の信号を受けた時、該ル
ープ10の系が一定の定常状態に落ちつくまでの時間をロ
ックアップタイムと称している。
【０００８】図２において、基準発振器６は例えば基本
周波数10.24 ＭＨZ を発生して固定分周器７に出力し、
固定分周器７で周波数10.24 ＭＨZ を固定分周比たとえ
ば１／1024に固定分周することにより固定周波数ｆ3 ＝
10ｋＨｚをつくり、該固定周波数ｆ3 ＝10ｋＨｚを位相
比較器５に加える。
周波数10.24 ＭＨZ を発生して固定分周器７に出力し、
固定分周器７で周波数10.24 ＭＨZ を固定分周比たとえ
ば１／1024に固定分周することにより固定周波数ｆ3 ＝
10ｋＨｚをつくり、該固定周波数ｆ3 ＝10ｋＨｚを位相
比較器５に加える。
【０００９】いま、ループ10の系が定常状態にあり、例
えば緩衝増幅器３の出力周波数ｆ1＝20.48 ＭＨZ の一
定値であるとする。可変分周器４では、外部からの信号
である分周設定値を制御して分周比を１／2048に特定
し、緩衝増幅器３から帰還した出力周波数ｆ1 ＝20.48
ＭＨZ を2048分の１して可変周波数ｆ2 ＝10ｋＨｚをつ
くり、該可変周波数ｆ2 ＝10ｋＨｚを位相比較器５に加
える。
えば緩衝増幅器３の出力周波数ｆ1＝20.48 ＭＨZ の一
定値であるとする。可変分周器４では、外部からの信号
である分周設定値を制御して分周比を１／2048に特定
し、緩衝増幅器３から帰還した出力周波数ｆ1 ＝20.48
ＭＨZ を2048分の１して可変周波数ｆ2 ＝10ｋＨｚをつ
くり、該可変周波数ｆ2 ＝10ｋＨｚを位相比較器５に加
える。
【００１０】位相比較器５では、固定分周器７からの固
定周波数ｆ3 ＝10ｋＨｚと可変分周器４からの可変周波
数ｆ2 ＝10ｋＨｚの大小を比較確認し、この差周波数０
に対応した差異電圧Ｖc をループフイルタ2 に加える。
定周波数ｆ3 ＝10ｋＨｚと可変分周器４からの可変周波
数ｆ2 ＝10ｋＨｚの大小を比較確認し、この差周波数０
に対応した差異電圧Ｖc をループフイルタ2 に加える。
【００１１】ループフイルタ２は差異電圧Ｖc を平滑し
て、直流電圧である定電圧Ｖ1 をつくる。該定電圧Ｖ1
は電圧制御発振器１に加わると出力周波数ｆ1 ＝20.48
ＭＨZ を発生し、この出力周波数ｆ1 ＝20.48 ＭＨZ は
緩衝増幅器３の出力として送出される。
て、直流電圧である定電圧Ｖ1 をつくる。該定電圧Ｖ1
は電圧制御発振器１に加わると出力周波数ｆ1 ＝20.48
ＭＨZ を発生し、この出力周波数ｆ1 ＝20.48 ＭＨZ は
緩衝増幅器３の出力として送出される。
【００１２】以上の動作において、出力周波数ｆ1 を変
化したい場合は、可変分周器４の分周設定値を可変制御
する。例えば分周設定値を2050分の１に設定すると、可
変分周器４の可変周波数ｆ2 は過度的に9.99ｋＨｚにな
る。
化したい場合は、可変分周器４の分周設定値を可変制御
する。例えば分周設定値を2050分の１に設定すると、可
変分周器４の可変周波数ｆ2 は過度的に9.99ｋＨｚにな
る。
【００１３】位相比較器５は、固定周波数ｆ3 ＝10ｋＨ
ｚと過度的な可変周波数ｆ2 ＝9.99ｋＨｚとを比較する
ことにより差周波数が0.01ｋＨｚであることを確認し、
この差周波数0.01ｋＨｚに対応した差異電圧Ｖc'をルー
プフイルタ２に加える。
ｚと過度的な可変周波数ｆ2 ＝9.99ｋＨｚとを比較する
ことにより差周波数が0.01ｋＨｚであることを確認し、
この差周波数0.01ｋＨｚに対応した差異電圧Ｖc'をルー
プフイルタ２に加える。
【００１４】ループフイルタ２は該差異電圧Ｖc'を平滑
して定電圧Ｖ1'をつくり、該定電圧Ｖ1'を電圧制御発振
器１に加えて過度的な出力周波数ｆ1'を発生し、該出力
周波数ｆ1'を緩衝増幅器３から出力する。なお、過度の
出力周波数ｆ1'≒20.50 ＭＨZ である。
して定電圧Ｖ1'をつくり、該定電圧Ｖ1'を電圧制御発振
器１に加えて過度的な出力周波数ｆ1'を発生し、該出力
周波数ｆ1'を緩衝増幅器３から出力する。なお、過度の
出力周波数ｆ1'≒20.50 ＭＨZ である。
【００１５】該出力周波数ｆ1'≒20.50 ＭＨZ はループ
10の系を数回帰還・循環して補正が行われ、電圧制御発
振器１の出力は最後に定電圧Ｖ1 の定常値に落着くよう
に制御される。そして、緩衝増幅器３からの出力周波数
はｆ1 ＝20.50 ＭＨZ の一定値になり、外部に送出され
る。
10の系を数回帰還・循環して補正が行われ、電圧制御発
振器１の出力は最後に定電圧Ｖ1 の定常値に落着くよう
に制御される。そして、緩衝増幅器３からの出力周波数
はｆ1 ＝20.50 ＭＨZ の一定値になり、外部に送出され
る。
【００１６】更に、該出力周波数ｆ1 は分岐して可変分
周器４に加わり、可変分周器４で分周されて可変周波数
ｆ2 ＝10ｋＨｚになり、この時点で位相比較器５の差周
波数は０に一致し、以後この定常状態を維持する。
周器４に加わり、可変分周器４で分周されて可変周波数
ｆ2 ＝10ｋＨｚになり、この時点で位相比較器５の差周
波数は０に一致し、以後この定常状態を維持する。
【００１７】上記したように、或るロックアップタイム
を経てのち出力周波数ｆ1 ＝20.50ＭＨZ の一定値に落
ちつくようになる。従来のＰＬＬシンセサイザにおいて
は、前記ロックアップタイムを短くするため、 (1) 電圧制御発振器１の感度（Δｆ1 ／ΔＶd ）を高く
する。 (2) ループフィルタ２を構成する低域フィルタ側のコン
デンサＣを小さくし、ループフイルタ2 のカットオフ周
波数を高くする。
を経てのち出力周波数ｆ1 ＝20.50ＭＨZ の一定値に落
ちつくようになる。従来のＰＬＬシンセサイザにおいて
は、前記ロックアップタイムを短くするため、 (1) 電圧制御発振器１の感度（Δｆ1 ／ΔＶd ）を高く
する。 (2) ループフィルタ２を構成する低域フィルタ側のコン
デンサＣを小さくし、ループフイルタ2 のカットオフ周
波数を高くする。
【００１８】等の手段により高速化を実現したが、これ
により、 (a) 上記(1) を実現すると電圧制御発振器１は雑音
（Ｎ）の影響を受けやすくなる、つまり、信号／雑音特
性（Ｃ／Ｎ特性）が悪化する。 (b) 上記(1) を実現すると電圧制御発振器１の出力周波
数ｆ1 の間隔が大きくなる。つまり、ループフイルタ２
の減衰特性は低域フィルタのコンデンサＣにより決ま
り、カットオフ周波数を高くするためには該コンデンサ
Ｃの値を小さくする必要がある。
により、 (a) 上記(1) を実現すると電圧制御発振器１は雑音
（Ｎ）の影響を受けやすくなる、つまり、信号／雑音特
性（Ｃ／Ｎ特性）が悪化する。 (b) 上記(1) を実現すると電圧制御発振器１の出力周波
数ｆ1 の間隔が大きくなる。つまり、ループフイルタ２
の減衰特性は低域フィルタのコンデンサＣにより決ま
り、カットオフ周波数を高くするためには該コンデンサ
Ｃの値を小さくする必要がある。
【００１９】しかし、該コンデンサＣの値を小さくする
と周波数分離が困難になるという矛盾を生じ、従って、
周波数（従来例のｆ2 ）の間隔を大きくせざるを得ず、
結果として周波数分布は粗くなる。
と周波数分離が困難になるという矛盾を生じ、従って、
周波数（従来例のｆ2 ）の間隔を大きくせざるを得ず、
結果として周波数分布は粗くなる。
【００２０】このため、上記(1),(2) の手段は何れも有
効に作用せず、従来例の回路ではループ10がロックアッ
プするまで待ち合わせざるを得ない状況にある。
効に作用せず、従来例の回路ではループ10がロックアッ
プするまで待ち合わせざるを得ない状況にある。
【００２１】
【発明が解決しようとする課題】従って、従来例の位相
ロックループにおいては、ＰＬＬシンセサイザがロック
するまで待ち合わせざるを得ないという課題がある。
ロックループにおいては、ＰＬＬシンセサイザがロック
するまで待ち合わせざるを得ないという課題がある。
【００２２】本発明は、電圧制御発振器を高速でロック
アップする回路方式を提供することを目的とする。
アップする回路方式を提供することを目的とする。
【００２３】
【課題を解決するための手段】上記目的の達成のため図
１に示すように、第１本発明では、定電圧が加わると任
意の出力周波数を発生する電圧制御発振器1Aと、該任意
の周波数を可変分周を行う可変分周器４と、該可変分周
結果と所定の固定周波数の位相比較を行う位相比較器５
と、該位相比較結果を平滑して前記定電圧をつくるルー
プフイルタ２よりループ10を形成し、前記位相比較器５
に外部から分周設定値を加えて前記任意の出力周波数を
送出させるものにおいて、前記電圧制御発振器1Aに、上
記出力周波数を微調整するための第１制御電圧Ｖ1 が印
加される第１制御端子（Ｃ1)と上記出力周波数を粗設定
するための第２制御電圧Ｖ2 が印加される第２制御端子
（Ｃ2)とを設け、予め、前記第２制御電圧Ｖ2 をＣＰＵ
13に記憶させるようにし、当該ＣＰＵ13から前記出力周
波数に対応する第２制御電圧Ｖ2 を読み出して前記第２
制御端子（Ｃ2)に加えるように構成する。
１に示すように、第１本発明では、定電圧が加わると任
意の出力周波数を発生する電圧制御発振器1Aと、該任意
の周波数を可変分周を行う可変分周器４と、該可変分周
結果と所定の固定周波数の位相比較を行う位相比較器５
と、該位相比較結果を平滑して前記定電圧をつくるルー
プフイルタ２よりループ10を形成し、前記位相比較器５
に外部から分周設定値を加えて前記任意の出力周波数を
送出させるものにおいて、前記電圧制御発振器1Aに、上
記出力周波数を微調整するための第１制御電圧Ｖ1 が印
加される第１制御端子（Ｃ1)と上記出力周波数を粗設定
するための第２制御電圧Ｖ2 が印加される第２制御端子
（Ｃ2)とを設け、予め、前記第２制御電圧Ｖ2 をＣＰＵ
13に記憶させるようにし、当該ＣＰＵ13から前記出力周
波数に対応する第２制御電圧Ｖ2 を読み出して前記第２
制御端子（Ｃ2)に加えるように構成する。
【００２４】また、第２発明では、上記ＣＰＵ13が記憶
する前記電圧制御発振器1Aの第２制御電圧Ｖ2 を、温度
検出素子11により検出された前記ループ10系の温度によ
り補正するよう構成する。
する前記電圧制御発振器1Aの第２制御電圧Ｖ2 を、温度
検出素子11により検出された前記ループ10系の温度によ
り補正するよう構成する。
【００２５】
【作用】本発明は図１に示すごとく、第１発明において
は、電圧制御発振器1Aに出力周波数を微調整する第１制
御電圧Ｖ1 が印加される第１制御端子（Ｃ1)と上記出力
周波数を粗設定する第２制御電圧Ｖ2 が印加される第２
制御端子（Ｃ2)を設け、該第２制御端子（Ｃ2)に加わる
電圧制御発振器１の第２制御電圧Ｖ2 を制御ＣＰＵ13に
記憶させ、該制御ＣＰＵ13からの制御で出力することに
より前記ループ10のロックアップ時間を減少させるよう
にしている。
は、電圧制御発振器1Aに出力周波数を微調整する第１制
御電圧Ｖ1 が印加される第１制御端子（Ｃ1)と上記出力
周波数を粗設定する第２制御電圧Ｖ2 が印加される第２
制御端子（Ｃ2)を設け、該第２制御端子（Ｃ2)に加わる
電圧制御発振器１の第２制御電圧Ｖ2 を制御ＣＰＵ13に
記憶させ、該制御ＣＰＵ13からの制御で出力することに
より前記ループ10のロックアップ時間を減少させるよう
にしている。
【００２６】また、第２発明においては、温度検出素子
11により検出された前記ループ10系の温度で上記制御Ｃ
ＰＵ13が記憶する前記電圧制御発振器1Aの第２制御電圧
Ｖ2を補正するようにしている。
11により検出された前記ループ10系の温度で上記制御Ｃ
ＰＵ13が記憶する前記電圧制御発振器1Aの第２制御電圧
Ｖ2を補正するようにしている。
【００２７】従って、第１発明と第２発明の両発明か
ら、温度補正されかつ指定された第２制御電圧Ｖ2 を電
圧制御発振器１に加えることでより高速に所定の出力周
波数を出力するようにし、当該電圧制御発振器１のロッ
クアップタイムの短縮を可能にしている。
ら、温度補正されかつ指定された第２制御電圧Ｖ2 を電
圧制御発振器１に加えることでより高速に所定の出力周
波数を出力するようにし、当該電圧制御発振器１のロッ
クアップタイムの短縮を可能にしている。
【００２８】
【実施例】以下、図１により本発明の位相ロックループ
を使用したロックアップ・シンセサイザを説明する。図
１は本発明の一実施例回路の構成を示す図である。
を使用したロックアップ・シンセサイザを説明する。図
１は本発明の一実施例回路の構成を示す図である。
【００２９】図１において、1Aおよび11,12,13,14 は本
発明の回路であり、1Aは電圧制御発振器であり、また、
11は温度検出素子、12はアナログ／ディジタル（Ａ／
Ｄ）変換器、13はリードオンリメモリ（ＲＯＭ）13a が
内蔵されている制御中央処理装置（制御ＣＰＵ）、14は
Ｄ／Ａ（ディジタル／アナログ）変換器である。
発明の回路であり、1Aは電圧制御発振器であり、また、
11は温度検出素子、12はアナログ／ディジタル（Ａ／
Ｄ）変換器、13はリードオンリメモリ（ＲＯＭ）13a が
内蔵されている制御中央処理装置（制御ＣＰＵ）、14は
Ｄ／Ａ（ディジタル／アナログ）変換器である。
【００３０】なお、２〜７は従来例と同一構成・同一動
作の回路であり、以下においては説明を省略する。図１
に示す回路において、 電圧制御発振器1Aは、出力周波数の微調整を行う第
１制御端子（Ｃ1)と出力周波数の粗設定を行う第２制御
端子（Ｃ2)を有する構造であり、各制御端子Ｃ1,Ｃ2 に
加えられる直流電圧により電圧制御発振器1Aの発振周波
数を制御できるようにしたものである。
作の回路であり、以下においては説明を省略する。図１
に示す回路において、 電圧制御発振器1Aは、出力周波数の微調整を行う第
１制御端子（Ｃ1)と出力周波数の粗設定を行う第２制御
端子（Ｃ2)を有する構造であり、各制御端子Ｃ1,Ｃ2 に
加えられる直流電圧により電圧制御発振器1Aの発振周波
数を制御できるようにしたものである。
【００３１】 また、制御ＣＰＵ13のＲＯＭ13a 内に
は、電圧制御発振器1Aの第１制御端子（Ｃ1)の第１制御
電圧Ｖ1 が電圧制御発振器1Aの電源電圧Ｖccの１／２程
度になるような電圧制御発振器1Aの第２制御端子（Ｃ2)
の第２制御電圧Ｖ2 の電圧をディジタル化する。
は、電圧制御発振器1Aの第１制御端子（Ｃ1)の第１制御
電圧Ｖ1 が電圧制御発振器1Aの電源電圧Ｖccの１／２程
度になるような電圧制御発振器1Aの第２制御端子（Ｃ2)
の第２制御電圧Ｖ2 の電圧をディジタル化する。
【００３２】そして、該ディジタル値を予めＶr として
準備しておき、必要な値を瞬時に選択できるようにして
電圧制御発振器1Aの周波数設定を行うものである。 同様に、制御ＣＰＵ13内のＲＯＭ13a 内に、温度に
よる第２制御端子（Ｃ2)の第２制御電圧Ｖ2 の補正値Δ
Ｖをディジタル化して用意する。
準備しておき、必要な値を瞬時に選択できるようにして
電圧制御発振器1Aの周波数設定を行うものである。 同様に、制御ＣＰＵ13内のＲＯＭ13a 内に、温度に
よる第２制御端子（Ｃ2)の第２制御電圧Ｖ2 の補正値Δ
Ｖをディジタル化して用意する。
【００３３】以下、回路図の順に説明を加える。 (1) 温度検出素子11により検出された例えば電圧制御発
振器1Aの温度補正値を示すアナログ値は、Ａ／Ｄ変換器
12においてアナログ信号からディジタル信号への変換さ
れ、制御ＣＰＵ13に取り込まれる。
振器1Aの温度補正値を示すアナログ値は、Ａ／Ｄ変換器
12においてアナログ信号からディジタル信号への変換さ
れ、制御ＣＰＵ13に取り込まれる。
【００３４】(2) 制御ＣＰＵ13により、(1) の値から補
正値ΔＶを算出してＶ2 を補正し、 Ｖ2 ＝Ｖr ＋ΔＶ なる粗設定の直流電圧をＤ／Ａ変換器14で発生し、電圧
制御発振器1Aの第２制御端子（Ｃ2)に加える。
正値ΔＶを算出してＶ2 を補正し、 Ｖ2 ＝Ｖr ＋ΔＶ なる粗設定の直流電圧をＤ／Ａ変換器14で発生し、電圧
制御発振器1Aの第２制御端子（Ｃ2)に加える。
【００３５】(3) 図２の従来例と同様に、基準発振器６
の出力を固定分周器７に加えて固定周波数ｆ3 をつく
り、位相比較器５において、該固定周波数ｆ3 と緩衝増
幅器３からの出力を可変分周器４で可変分周した可変周
波数ｆ2 の位相比較を行う。
の出力を固定分周器７に加えて固定周波数ｆ3 をつく
り、位相比較器５において、該固定周波数ｆ3 と緩衝増
幅器３からの出力を可変分周器４で可変分周した可変周
波数ｆ2 の位相比較を行う。
【００３６】そして、該位相比較結果をループフィルタ
２で平滑することで電圧制御発振器1Aの微調整を行う第
１制御端子（Ｃ1)の第１制御電圧Ｖ1 をつくる。以上に
記載した〜および(1) 〜(3) の操作により、予め設
定された第２制御電圧Ｖ2 で電圧制御発振器1Aの制御状
態を瞬時に希望する出力周波数に粗設定し、以後におい
て第１制御電圧Ｖ1 によりループ10系を微調整し、定常
状態に到るロックアップ・タイムの短縮を実現してい
る。
２で平滑することで電圧制御発振器1Aの微調整を行う第
１制御端子（Ｃ1)の第１制御電圧Ｖ1 をつくる。以上に
記載した〜および(1) 〜(3) の操作により、予め設
定された第２制御電圧Ｖ2 で電圧制御発振器1Aの制御状
態を瞬時に希望する出力周波数に粗設定し、以後におい
て第１制御電圧Ｖ1 によりループ10系を微調整し、定常
状態に到るロックアップ・タイムの短縮を実現してい
る。
【００３７】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ＰＬＬのロックアップ・タイムが20ミリ秒から
数ミリ秒と大幅に改善され、従来高速化のため２つ以上
のＰＬＬシンセサイザを使用していたものが、１つのシ
ンセサイザで、回路が実現できるという効果を奏する。
よれば、ＰＬＬのロックアップ・タイムが20ミリ秒から
数ミリ秒と大幅に改善され、従来高速化のため２つ以上
のＰＬＬシンセサイザを使用していたものが、１つのシ
ンセサイザで、回路が実現できるという効果を奏する。
【図１】 本発明の一実施例回路の構成を示す図であ
る。
る。
【図２】 従来の一実施例回路の構成を示す図である。
１、1Aは電圧制御発振器 ２はループフイルタ ３は緩衝増幅器 ４は可変分周器 ５は位相比較器 ６は基準発振器 ７は固定分周器 10はループ 11は温度検出素子 12はアナログ／ディジタル変換器( Ａ／Ｄ変換器) 13は制御中央処理装置（制御ＣＰＵ） 13a はリードオンリメモリ（ＲＯＭ） 14はディジタル／アナログ変換器（Ｄ／Ａ変換器）
Claims (2)
- 【請求項１】 定電圧が加わると任意の出力周波数を発
生する電圧制御発振器(1A)と、該任意の周波数を可変分
周を行う可変分周器(4) と、該可変分周結果と所定の固
定周波数の位相比較を行う位相比較器(5) と、該位相比
較結果を平滑して前記定電圧をつくるループフイルタ
(2) よりループ(10)を形成し、前記位相比較器(5) に外
部から分周設定値を加えて前記任意の出力周波数を送出
させるものにおいて、 前記電圧制御発振器(1A)に、上記出力周波数を微調整す
るための第１制御電圧Ｖ1 が印加される第１制御端子
（Ｃ1)と上記出力周波数を粗設定するための第２制御電
圧Ｖ2 が印加される第２制御端子（Ｃ2)とを設け、 予め、前記第２制御電圧Ｖ2 をＣＰＵ(13)に記憶させる
ようにし、当該ＣＰＵ(13)から前記出力周波数に対応す
る第２制御電圧Ｖ2 を読み出して前記第２制御端子（Ｃ
2)に加えるようにしたことを特徴とする高速ロックアッ
プ・シンセサイザ。 - 【請求項２】 上記ＣＰＵ(13)が記憶する前記電圧制御
発振器(1A)の第２制御電圧Ｖ2 を、温度検出素子(11)に
より検出された前記ループ(10)系の温度により補正する
ようにしたことを特徴とした請求項１記載の高速ロック
アップ・シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154562A JPH05347558A (ja) | 1992-06-15 | 1992-06-15 | 高速ロックアップ・シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154562A JPH05347558A (ja) | 1992-06-15 | 1992-06-15 | 高速ロックアップ・シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347558A true JPH05347558A (ja) | 1993-12-27 |
Family
ID=15586962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4154562A Pending JPH05347558A (ja) | 1992-06-15 | 1992-06-15 | 高速ロックアップ・シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347558A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342798B1 (en) | 1999-01-06 | 2002-01-29 | Nec Corporation | PLL circuit used temperature compensated VCO |
| WO2007062577A1 (fr) * | 2005-12-01 | 2007-06-07 | Huawei Technologies Co., Ltd. | Boucle a phase asservie et methode d'amelioration de precision d'horloge |
| JP2011055035A (ja) * | 2009-08-31 | 2011-03-17 | Kyocera Kinseki Corp | 発振回路 |
| JP2013217854A (ja) * | 2012-04-11 | 2013-10-24 | Mitsubishi Electric Corp | 周波数変調発振源およびレーダ装置 |
| JP2015180885A (ja) * | 2004-08-26 | 2015-10-15 | ハネウェル・インターナショナル・インコーポレーテッド | レーダ高度計 |
| WO2017056287A1 (ja) * | 2015-10-01 | 2017-04-06 | 三菱電機株式会社 | 線形チャープ信号発生器 |
-
1992
- 1992-06-15 JP JP4154562A patent/JPH05347558A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342798B1 (en) | 1999-01-06 | 2002-01-29 | Nec Corporation | PLL circuit used temperature compensated VCO |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990525 |