JPH05210109A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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Abstract
(57)【要約】
【目的】 作製時のトランジスタの特性へのダメージを
低減した液晶表示装置の製造方法を提供することにあ
る。 【構成】 一対の基板間に液晶を保持し、少なくとも一
方の基板上に薄膜トランジスタをマトリクス状に形成
し、上記薄膜トランジスタにより上記液晶の電気光学効
果を制御する液晶表示装置の製造方法において、トラン
ジスタの上面に配置された電極とトランジスタの下部の
基板に電位を印加し、ラビングを行うことを特徴とする
液晶表示装置の製造方法である。
低減した液晶表示装置の製造方法を提供することにあ
る。 【構成】 一対の基板間に液晶を保持し、少なくとも一
方の基板上に薄膜トランジスタをマトリクス状に形成
し、上記薄膜トランジスタにより上記液晶の電気光学効
果を制御する液晶表示装置の製造方法において、トラン
ジスタの上面に配置された電極とトランジスタの下部の
基板に電位を印加し、ラビングを行うことを特徴とする
液晶表示装置の製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は液晶電気光学装置の製造
方法に関し、特に、基板表面のラビング時のダメージを
低減する方法に関する。
方法に関し、特に、基板表面のラビング時のダメージを
低減する方法に関する。
【０００２】
【従来の技術】薄型軽量のディスプレイとして液晶を用
いた電気光学装置が開発されている。図１にその１画素
の模式断面図を、図２に等価回路図を示す。１は導電体
もしくは半導体基板、２はＳｉＯ2 などの絶縁膜、３は
共通電極、４は画素電極、３と４の間には蓄積容量５が
形成される。６はＴｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｅｒ（ＴＦＴ）のゲートにつながるゲート線、７はＴ
ＦＴのソースと接続するソース線、８は画素電極上の絶
縁保護膜、９は対向する基板に設けられた対向電極、８
と９の間には液晶が封入され４と９の間で液晶容量１０
を形成している。２０１はＴＦＴスイッチである。
いた電気光学装置が開発されている。図１にその１画素
の模式断面図を、図２に等価回路図を示す。１は導電体
もしくは半導体基板、２はＳｉＯ2 などの絶縁膜、３は
共通電極、４は画素電極、３と４の間には蓄積容量５が
形成される。６はＴｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｅｒ（ＴＦＴ）のゲートにつながるゲート線、７はＴ
ＦＴのソースと接続するソース線、８は画素電極上の絶
縁保護膜、９は対向する基板に設けられた対向電極、８
と９の間には液晶が封入され４と９の間で液晶容量１０
を形成している。２０１はＴＦＴスイッチである。
【０００３】所定のタイミングでソース線７に信号電圧
が印加され、また所定のタイミングでゲート線６にゲー
ト駆動電圧が印加されるとＴＦＴ２０１は導通状態とな
り、信号電圧は画素電極４との間に形成されている容量
に書き込まれる。書き込まれた電圧に応じて封入されて
いる液晶の透過率が変化し、液晶ディスプレイとして働
くものである。このように液晶セルを用いて表示を行う
とき、セル内の液晶分子が規則正しく配列していること
が重要である。
が印加され、また所定のタイミングでゲート線６にゲー
ト駆動電圧が印加されるとＴＦＴ２０１は導通状態とな
り、信号電圧は画素電極４との間に形成されている容量
に書き込まれる。書き込まれた電圧に応じて封入されて
いる液晶の透過率が変化し、液晶ディスプレイとして働
くものである。このように液晶セルを用いて表示を行う
とき、セル内の液晶分子が規則正しく配列していること
が重要である。
【０００４】そのため、液晶分子が基板に平行な一定方
向に配列し易い方向をつくり出す製造法、たとえば布で
前記保護膜８表面を一定方向にこすり、物理的にみぞ状
の凹凸をつくる、ラビング法などが広く使われている。
向に配列し易い方向をつくり出す製造法、たとえば布で
前記保護膜８表面を一定方向にこすり、物理的にみぞ状
の凹凸をつくる、ラビング法などが広く使われている。
【０００５】
【発明が解決しようとする課題】しかしながら、ラビン
グ時の布と基板との摩擦により、前記保護膜８表面に静
電気が発生する。この静電気により、基板中のデバイス
（例えばＭＯＳトランジスタ）にラビング時に高電界が
印加され、この電界によってＭＯＳのゲート酸化膜に電
荷が注入され、ゲート酸化膜が絶縁破壊する、といった
問題点があった。また、電荷の注入によりＭＯＳのしき
い値電圧がずれ、ゲート破壊によりデバイスがまったく
機能しなくなる、といった悪影響があった。
グ時の布と基板との摩擦により、前記保護膜８表面に静
電気が発生する。この静電気により、基板中のデバイス
（例えばＭＯＳトランジスタ）にラビング時に高電界が
印加され、この電界によってＭＯＳのゲート酸化膜に電
荷が注入され、ゲート酸化膜が絶縁破壊する、といった
問題点があった。また、電荷の注入によりＭＯＳのしき
い値電圧がずれ、ゲート破壊によりデバイスがまったく
機能しなくなる、といった悪影響があった。
【０００６】本発明の目的は、上記ラビングによるトラ
ンジスタの特性へのダメージを低減した、液晶表示装置
の製造方法を提供することにある。
ンジスタの特性へのダメージを低減した、液晶表示装置
の製造方法を提供することにある。
【０００７】
【課題を解決するための手段及び作用】本発明は、一対
の基板間に液晶を保持し、少なくとも一方の基板上に薄
膜トランジスタをマトリクス状に形成し、上記薄膜トラ
ンジスタにより上記液晶の電気光学効果を制御する液晶
表示装置の製造方法において、トランジスタの上面に配
置された電極とトランジスタの下部の基板に電位を印加
して、ラビング時に発生する静電気による高電界が直接
トランジスタに印加されるのを防いでラビングを行うこ
とを特徴とする液晶表示装置の製造方法である。
の基板間に液晶を保持し、少なくとも一方の基板上に薄
膜トランジスタをマトリクス状に形成し、上記薄膜トラ
ンジスタにより上記液晶の電気光学効果を制御する液晶
表示装置の製造方法において、トランジスタの上面に配
置された電極とトランジスタの下部の基板に電位を印加
して、ラビング時に発生する静電気による高電界が直接
トランジスタに印加されるのを防いでラビングを行うこ
とを特徴とする液晶表示装置の製造方法である。
【０００８】本発明における電位の印加は、上述のラビ
ング時の他、ダイシング時や洗浄時においても有効であ
る。即ち、ダイシング時ではブレードと基板の摩擦によ
り発生する静電気がデバイスにダメージを与え、また、
洗浄時では純度の高い水は不導体であり、純水を用いた
超音波洗浄時に上記と同様のダメージの可能性がある。
これらのダイシング時や洗浄時のダメージも、本発明の
シールド効果により低減することができる。
ング時の他、ダイシング時や洗浄時においても有効であ
る。即ち、ダイシング時ではブレードと基板の摩擦によ
り発生する静電気がデバイスにダメージを与え、また、
洗浄時では純度の高い水は不導体であり、純水を用いた
超音波洗浄時に上記と同様のダメージの可能性がある。
これらのダイシング時や洗浄時のダメージも、本発明の
シールド効果により低減することができる。
【０００９】トランジスタの上面電極、及び下部基板に
印加される電位はその電位差が０〜数十Ｖの範囲である
ことが望ましいが、それに限るものではない。
印加される電位はその電位差が０〜数十Ｖの範囲である
ことが望ましいが、それに限るものではない。
【００１０】また、印加される電位は一定値であること
が望ましいが、それに限るものではない。
が望ましいが、それに限るものではない。
【００１１】また、電極とトランジスタとの間に介在す
る膜の膜厚、誘電率、抵抗率などによって、実際にトラ
ンジスタに印加される電界は異なってくるので、構造に
よって印加する電位を制御する必要がある。
る膜の膜厚、誘電率、抵抗率などによって、実際にトラ
ンジスタに印加される電界は異なってくるので、構造に
よって印加する電位を制御する必要がある。
【００１２】図１は本発明によって得られる液晶表示装
置の断面図である。
置の断面図である。
【００１３】本発明で示した液晶表示装置は液晶表示体
を構成する一方の電極上に絶縁膜をコートすることによ
りコンデンサ効果をもたせ直流電流が液晶表示部に流れ
るのを防いでいる。図中、保護膜８は前記目的のための
絶縁膜を兼ね、ＳｉＯ，ＳｉＯ2 ，ＴｉＯ，ＴｉＯ2 ，
ＭｇＦ2 等の無機物質又は、ＰＶＡ、テフロン等の有機
物質で形成されている。
を構成する一方の電極上に絶縁膜をコートすることによ
りコンデンサ効果をもたせ直流電流が液晶表示部に流れ
るのを防いでいる。図中、保護膜８は前記目的のための
絶縁膜を兼ね、ＳｉＯ，ＳｉＯ2 ，ＴｉＯ，ＴｉＯ2 ，
ＭｇＦ2 等の無機物質又は、ＰＶＡ、テフロン等の有機
物質で形成されている。
【００１４】液晶表示装置は、低電圧駆動，低電力表示
が可能という長所をもつ反面、直流駆動では寿命が短か
く交番電圧駆動をしなければならない。これは液晶部に
直流電流が流れた場合、液晶中に含まれる陽イオン、及
び陰イオンが電極上に付着し、その付着した物質が電極
上の溝配向を崩す為、液晶物質の配向方向が乱れ外観不
良を引き起こすことが一般的に知られている。又電極上
にイオン性物質が付着した場合、電極表面に於いて電気
光学反応が生じ、酸素，水素等の発生により気泡が生
じ、表示外観を著しく損傷することもある。従って液晶
表示体の信頼性を上げる面に於いて、液晶表示体は常に
交番電圧駆動をしなければならず、直流電圧が上下電極
間に印加されるのを極力防がなければならない。しかる
に液晶表示体を駆動する回路の電源電圧が低下した場合
（例えば電源電池の電圧降下が生じた場合）、回路のト
ランジスタ等の動作不良が生じ、その結果、交番駆動が
行われない場合又は、駆動トランジスタのＯＮ抵抗等の
バラツキにより交流駆動の場合にも交流アンバランスが
生じた場合等には、液晶表示体にどうしても直流電圧が
印加され液晶表示体の劣化につながっていた。本発明で
示した液晶表示装置は絶縁膜をつけることでこの問題を
解決している。
が可能という長所をもつ反面、直流駆動では寿命が短か
く交番電圧駆動をしなければならない。これは液晶部に
直流電流が流れた場合、液晶中に含まれる陽イオン、及
び陰イオンが電極上に付着し、その付着した物質が電極
上の溝配向を崩す為、液晶物質の配向方向が乱れ外観不
良を引き起こすことが一般的に知られている。又電極上
にイオン性物質が付着した場合、電極表面に於いて電気
光学反応が生じ、酸素，水素等の発生により気泡が生
じ、表示外観を著しく損傷することもある。従って液晶
表示体の信頼性を上げる面に於いて、液晶表示体は常に
交番電圧駆動をしなければならず、直流電圧が上下電極
間に印加されるのを極力防がなければならない。しかる
に液晶表示体を駆動する回路の電源電圧が低下した場合
（例えば電源電池の電圧降下が生じた場合）、回路のト
ランジスタ等の動作不良が生じ、その結果、交番駆動が
行われない場合又は、駆動トランジスタのＯＮ抵抗等の
バラツキにより交流駆動の場合にも交流アンバランスが
生じた場合等には、液晶表示体にどうしても直流電圧が
印加され液晶表示体の劣化につながっていた。本発明で
示した液晶表示装置は絶縁膜をつけることでこの問題を
解決している。
【００１５】また、本発明に係る液晶表示装置は、基板
上の液晶分子の配向方向をゲート線６方向と平行あるい
は準平行とすることによりソース線７と画素電極４間に
作用する電位による液晶分子の配向への影響を除去し
た。これにより画面全体にわたって均一なコントラスト
比を有する画像を提供できることを可能としている。
上の液晶分子の配向方向をゲート線６方向と平行あるい
は準平行とすることによりソース線７と画素電極４間に
作用する電位による液晶分子の配向への影響を除去し
た。これにより画面全体にわたって均一なコントラスト
比を有する画像を提供できることを可能としている。
【００１６】基板上に有機高分子膜をスピンコート，ロ
ールコート，ディップコート等により成膜しラビング処
理を行い配向誘導層とした。ラビング方向はゲート線６
に沿った方向で行い、液晶分子が基板界面でゲート線６
に対して平行に配向させた。上記配向誘導層は有機高分
子膜に限定されるものではなく金属酸化物を斜め方向か
ら蒸着せしめた膜でも良い。また有機高分子膜がなくと
もラビング処理のみでも所望の配向状態を得ることも可
能である。
ールコート，ディップコート等により成膜しラビング処
理を行い配向誘導層とした。ラビング方向はゲート線６
に沿った方向で行い、液晶分子が基板界面でゲート線６
に対して平行に配向させた。上記配向誘導層は有機高分
子膜に限定されるものではなく金属酸化物を斜め方向か
ら蒸着せしめた膜でも良い。また有機高分子膜がなくと
もラビング処理のみでも所望の配向状態を得ることも可
能である。
【００１７】また、本液晶表示装置は配向膜がシール剤
に囲まれた領域の内側に塗布されている。そのため、シ
ール部の密着強度が飛躍的に向上し、パネル製造工程
で、液晶真空注入時にパネルシール部で破壊が起きると
いった問題を解決することができる。
に囲まれた領域の内側に塗布されている。そのため、シ
ール部の密着強度が飛躍的に向上し、パネル製造工程
で、液晶真空注入時にパネルシール部で破壊が起きると
いった問題を解決することができる。
【００１８】さらに、本液晶表示装置は、ラビングによ
り液晶の配向処理を行う際、繊維の太さが０．１〜１５
μｍの細いラビング布を用いると、ラビングが基板全面
に均一に行われ配向欠陥はほとんど生じない。またＳＴ
ＮあるいはＳＢＥモードにおいては全面均一な傾斜配向
を容易に得ることができる。
り液晶の配向処理を行う際、繊維の太さが０．１〜１５
μｍの細いラビング布を用いると、ラビングが基板全面
に均一に行われ配向欠陥はほとんど生じない。またＳＴ
ＮあるいはＳＢＥモードにおいては全面均一な傾斜配向
を容易に得ることができる。
【００１９】
【実施例】実施例１ 図３は、実施例１のチップ端部の断面図でありラビング
時に共通電極３と基板１の電位を、接地用部材１０およ
び１０ａにより所定の電圧を印加しておく場合を示した
ものである。
時に共通電極３と基板１の電位を、接地用部材１０およ
び１０ａにより所定の電圧を印加しておく場合を示した
ものである。
【００２０】本発明に係る液晶表示装置内のＴＦＴスイ
ッチ２０１は、図１に示したようにその下面に導電基板
１が、その上面には共通電極３が配置している。よっ
て、ラビング時に１および３に所定の電圧を印加してお
くことでラビング時のダメージを低減することができ
る。共通電極３はチップ端部でフレキシブル引き出し電
極９に接続しており、ラビング時の電極は共通電極のフ
レキシブル引き出し端子９及び導電基板１の表面より取
り出す。
ッチ２０１は、図１に示したようにその下面に導電基板
１が、その上面には共通電極３が配置している。よっ
て、ラビング時に１および３に所定の電圧を印加してお
くことでラビング時のダメージを低減することができ
る。共通電極３はチップ端部でフレキシブル引き出し電
極９に接続しており、ラビング時の電極は共通電極のフ
レキシブル引き出し端子９及び導電基板１の表面より取
り出す。
【００２１】ラビング時に１０、および１０ａに所定の
電位を印加しておくことで、基板中のデバイスの特性変
化を低減することができる。
電位を印加しておくことで、基板中のデバイスの特性変
化を低減することができる。
【００２２】１０及び１０ａをともに同電位に接地して
ラビングを行なったところ、ＭＯＳのしきい値変動など
のない良好なデバイス特性がラビング後に得られた。ダ
イシング時、洗浄時にも本発明により同様の効果が得ら
れることは言うまでもない。
ラビングを行なったところ、ＭＯＳのしきい値変動など
のない良好なデバイス特性がラビング後に得られた。ダ
イシング時、洗浄時にも本発明により同様の効果が得ら
れることは言うまでもない。
【００２３】実施例２ 図４は、実施例２のチップ端部の断面図および上面図で
あり、絶縁層２をエッチングして、共通電極のフレキシ
ブル引き出し端子９とショートして同電位に接地する場
合を示したものである。
あり、絶縁層２をエッチングして、共通電極のフレキシ
ブル引き出し端子９とショートして同電位に接地する場
合を示したものである。
【００２４】電極は引き出し端子９、もしくは導電基板
１のいずれかより接地用部材１０で取り出しラビング時
に所定の電位を印加しデバイスへのダメージを低減する
ものである。実施例１にくらべ、ラビング時に引き出す
電極が１本ですむ、という利点がある。
１のいずれかより接地用部材１０で取り出しラビング時
に所定の電位を印加しデバイスへのダメージを低減する
ものである。実施例１にくらべ、ラビング時に引き出す
電極が１本ですむ、という利点がある。
【００２５】ラビング工程後は、共通電極３と導電基板
１とに液晶表示装置を駆動するのに好適な電位を独立に
印加するために、リペアで３と１とを切りはなす。
１とに液晶表示装置を駆動するのに好適な電位を独立に
印加するために、リペアで３と１とを切りはなす。
【００２６】実施例３ 本発明で説明しているような液晶表示装置を実現するの
に必要なＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ
（ＳＯＩ）基板を作成するのに好適なウエハ技術とし
て、以下の方法がある。
に必要なＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ
（ＳＯＩ）基板を作成するのに好適なウエハ技術とし
て、以下の方法がある。
【００２７】半導体基板の単結晶Ｓｉ層は単結晶Ｓｉ基
体を多孔質化した多孔質Ｓｉ基体を用いて形成したもの
である。
体を多孔質化した多孔質Ｓｉ基体を用いて形成したもの
である。
【００２８】この多孔質Ｓｉ基体には、透過型電子顕微
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
【００２９】ここでＰ型Ｓｉを多孔質化した後に単結晶
層をエピタキシャル成長させる方法について説明する。
層をエピタキシャル成長させる方法について説明する。
【００３０】先ず、Ｓｉ単結晶基体を用意し、それをＨ
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
【００３１】多孔質Ｓｉは半導体の電解研磨の研究過程
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
【００３２】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2 ＋２Ｈ+ ＋ｎ
ｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
ｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
【００３３】以上のことから、正孔の存在するＰ型Ｓｉ
は、多孔質化され易いと言える。
は、多孔質化され易いと言える。
【００３４】一方、高濃度Ｎ型Ｓｉも多孔質化されうる
ことが報告されており、従って、Ｐ型、Ｎ型の別にこだ
わらずに多孔質化を行うことができる。
ことが報告されており、従って、Ｐ型、Ｎ型の別にこだ
わらずに多孔質化を行うことができる。
【００３５】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
【００３６】単結晶Ｓｉを陽極化成によって多孔質化す
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
【００３７】印加電圧：２．６（Ｖ） 電流密度：３０（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：
１ 時間：２．４（時間） 多孔質Ｓｉの厚み：３００（μｍ） Ｐｏｒｏｓｉｔｙ：５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
１ 時間：２．４（時間） 多孔質Ｓｉの厚み：３００（μｍ） Ｐｏｒｏｓｉｔｙ：５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
【００３８】次に上記単結晶Ｓｉ薄膜表面を酸化した
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ基体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ基体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
【００３９】さらに、上記の貼り合わせた２枚の基体全
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
【００４０】この多孔質Ｓｉ基体のみを無電解湿式エッ
チングする選択エッチング法について説明する。
チングする選択エッチング法について説明する。
【００４１】結晶Ｓｉに対してはエッチング作用を持た
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
【００４２】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
【００４３】ＨＦ濃度は、エッチング液に対して、好ま
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
【００４４】Ｈ2 Ｏ2 濃度は、エッチング液に対して、
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
【００４５】アルコール濃度は、エッチング液に対し
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
【００４６】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
【００４７】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
【００４８】このようにして得られた半導体基板は、通
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
【００４９】この半導体基板の単結晶Ｓｉ層を部分酸化
法或いは島状にエッチングすることにより分離し、不純
物をドープしてｐ或いはｎチャネルトランジスタを形成
する。
法或いは島状にエッチングすることにより分離し、不純
物をドープしてｐ或いはｎチャネルトランジスタを形成
する。
【００５０】このような貼り合わせ基板の場合、基板が
基板端部でラウンドしているため貼り合わせた層が端部
ではがれ、基板が露出する。このため、図５のように、
ラビング時に電位を固定する電極９を基板露出領域１３
まで伸ばしておくことで、積極的に絶縁層のエッチング
を行なうことなく共通電極の引き出し端子９と導電基板
１とを基板露出領域１３でショートすることができ、ラ
ビング時の引き出し電極を１本に低減することができ
る。
基板端部でラウンドしているため貼り合わせた層が端部
ではがれ、基板が露出する。このため、図５のように、
ラビング時に電位を固定する電極９を基板露出領域１３
まで伸ばしておくことで、積極的に絶縁層のエッチング
を行なうことなく共通電極の引き出し端子９と導電基板
１とを基板露出領域１３でショートすることができ、ラ
ビング時の引き出し電極を１本に低減することができ
る。
【００５１】ラビング後は実施例２と同様にリペアで３
と１とを切りはなす。
と１とを切りはなす。
【００５２】実施例４ 上記実施例はチップごとに電圧印加電極を設けていたの
に対し、本実施例はウエハレベルで電圧印加電極を設け
るようにしたものである。
に対し、本実施例はウエハレベルで電圧印加電極を設け
るようにしたものである。
【００５３】図６（ａ）に示すように、ウエハ内に複数
の液晶表示装置１４が配置され、その引き出し電極９
が、チップ内、チップ間で相互に接続される様パターニ
ングし、ラビング時はウエハ端で所定の電圧を印加す
る。本実施例では複数のチップに対し、ラビング時の引
き出し電極を１つに低減することができる。ラビング後
はダイシングすることで各電極を分離する（図６
（ｂ））。
の液晶表示装置１４が配置され、その引き出し電極９
が、チップ内、チップ間で相互に接続される様パターニ
ングし、ラビング時はウエハ端で所定の電圧を印加す
る。本実施例では複数のチップに対し、ラビング時の引
き出し電極を１つに低減することができる。ラビング後
はダイシングすることで各電極を分離する（図６
（ｂ））。
【００５４】実施例５ 本発明において光透過型の液晶を用いた場合、基板を透
明化する必要があり、例えばＫＯＨなどのエッチング液
によるエッチングで画素部の透明化（くり抜き）を行な
う。
明化する必要があり、例えばＫＯＨなどのエッチング液
によるエッチングで画素部の透明化（くり抜き）を行な
う。
【００５５】本実施例はこのくり抜き工程を利用したも
のであり図７にその模式断面図を示す。図７（ａ）に示
したように、共通電極３を基板内で導電基板１とショー
トするようパターニングしておく。
のであり図７にその模式断面図を示す。図７（ａ）に示
したように、共通電極３を基板内で導電基板１とショー
トするようパターニングしておく。
【００５６】ラビング時には導電基板１、もしくは共通
電極の引き出し電極９のいずれかに所定の電圧を印加
し、１と３を同電位に接地して、デバイスへのダメージ
を低減する。ラビング後はくり抜き工程時に図７（ｂ）
に示したように、同時に１と３は切りはなされる。
電極の引き出し電極９のいずれかに所定の電圧を印加
し、１と３を同電位に接地して、デバイスへのダメージ
を低減する。ラビング後はくり抜き工程時に図７（ｂ）
に示したように、同時に１と３は切りはなされる。
【００５７】本実施例は実施例２，３とくらべ、リペア
などの別工程で１と３とを切りはなす必要がない、とい
う利点がある。
などの別工程で１と３とを切りはなす必要がない、とい
う利点がある。
【００５８】実施例６ 共通電極３のかわりに遮光金属層１５をトランジスタ上
面の電界シールドに用いた場合を図８に示す。遮光層の
電位のとり方は実施例１〜実施例５と同様のとり方がで
きる。
面の電界シールドに用いた場合を図８に示す。遮光層の
電位のとり方は実施例１〜実施例５と同様のとり方がで
きる。
【００５９】また、本実施例でもダイシング時、洗浄時
に同様の効果が得られることは言うまでもない。
に同様の効果が得られることは言うまでもない。
【００６０】
【発明の効果】トランジスタの上面、下面の電極にラビ
ング時等に所定の電位を印加することで、トランジスタ
に加わる高電界を遮断し、ダメージを低減することがで
きる。
ング時等に所定の電位を印加することで、トランジスタ
に加わる高電界を遮断し、ダメージを低減することがで
きる。
【図１】本発明によって得られる液晶表示装置の断面図
である。
である。
【図２】マトリクス部の等価回路を示す図である。
【図３】本発明の製造工程の主要部を示す説明図であ
る。
る。
【図４】絶縁層をエッチングして共通電極とショートし
て同電位に接地する場合を示す図である。
て同電位に接地する場合を示す図である。
【図５】貼り合わせ基板を用いた場合の態様を示す図で
ある。
ある。
【図６】ラビング時及びダイシング後の態様を示す図で
ある。
ある。
【図７】共通電極を、くり抜き領域で基板とショートさ
せた場合を示した図である。
せた場合を示した図である。
【図８】遮光層を有する装置の要部を示す説明図であ
る。
る。
１ 導電基板 ２ 絶縁膜 ３ 共通電極 ４ 画素電極 １０ 接地用部材
フロントページの続き (72)発明者 玄地 裕 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (2)
- 【請求項１】 一対の基板間に液晶を保持し、少なくと
も一方の基板上に薄膜トランジスタをマトリクス状に形
成し、上記薄膜トランジスタにより上記液晶の電気光学
効果を制御する液晶表示装置の製造方法において、トラ
ンジスタの上面に配置された電極とトランジスタの下部
の基板に電位を印加して作製することを特徴とする液晶
表示装置の製造方法。 - 【請求項２】 上記電位の印加を、ラビング時、ダイシ
ング時又は洗浄時に行うことを特徴とする請求項１に記
載の液晶表示装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045292A JPH05210109A (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置の製造方法 |
| EP93300571A EP0554062A1 (en) | 1992-01-31 | 1993-01-27 | Method of manufacturing transistor bases and liquid-crystal cells provided with same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045292A JPH05210109A (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210109A true JPH05210109A (ja) | 1993-08-20 |
Family
ID=12581032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4045292A Withdrawn JPH05210109A (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0554062A1 (ja) |
| JP (1) | JPH05210109A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106773399A (zh) * | 2016-12-28 | 2017-05-31 | 武汉华星光电技术有限公司 | 一种阵列基板和液晶显示器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4470060A (en) * | 1981-01-09 | 1984-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display with vertical non-single crystal semiconductor field effect transistors |
| WO1989002095A1 (en) * | 1987-08-27 | 1989-03-09 | Hughes Aircraft Company | Lcmos displays fabricated with implant treated silicon wafers |
| JP2610328B2 (ja) * | 1988-12-21 | 1997-05-14 | 株式会社東芝 | 液晶表示素子の製造方法 |
-
1992
- 1992-01-31 JP JP4045292A patent/JPH05210109A/ja not_active Withdrawn
-
1993
- 1993-01-27 EP EP93300571A patent/EP0554062A1/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106773399A (zh) * | 2016-12-28 | 2017-05-31 | 武汉华星光电技术有限公司 | 一种阵列基板和液晶显示器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0554062A1 (en) | 1993-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |