JPH05210534A - 命令フェッチ・トリガ回路 - Google Patents

Abstract

(57)【要約】 【目的】 特定ルーチン内における特定のバス・サイク
ルの検出ができる命令フェッチ・トリガ回路を提供す
る。 【構成】 命令フェッチ・サイクル検出手段による命令
フェッチ・サイクル信号と、アドレス範囲検出手段によ
るアドレス範囲内／外信号とに基づいて、命令フェッチ
・トリガ保持手段で命令フェッチ・サイクルのときのみ
アドレス範囲内／外信号を保持して命令フェッチ・トリ
ガ信号を得、この命令フェッチ・トリガ信号をシーケン
ス・トリガの代わりに、バス・サイクル一致信号と共に
用い、アンド回路でアンドを算出してトリガ信号を得
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサの
データ・バスの状況をサンプリングして、予め設定した
データと比較し、一致／不一致の状況を判断してトリガ
信号を得るためのトリガ回路であり、特に、インサーキ
ットエミュレータのトレース機能、またはステート・ア
ナライザに使用される命令フェッチ・トリガ回路に関す
るものである。

【０００２】

【従来の技術】インサーキットエミュレータは、マイク
ロプロセッサの代わりにターゲットシステムに接続する
ことで、プログラムの任意の実行／停止、メモリ等資源
の読み／書き、実行のトレース機能等を有するマイクロ
プロセッサ開発支援装置として知られている。

【０００３】ところで、従来、このようなインサーキッ
トエミュレータのトレース機能、あるいはステート・ア
ナライザにおいては、バス・サイクル毎にマイクロプロ
セッサのデータ・バスの状況をサンプリングし、バス・
サイクル毎のデータ・バスの値と、外部から予め設定さ
れる値とを比較し、その一致／不一致の状況を判断して
各種トリガに用いていた。

【０００４】

【発明が解決しようとする課題】ところが、このような
従来のやり方では、例えば、所定のサブルーチンＡ内で
の１００番地へのメモリ・ライトをトリガにしたくと
も、このサブルーチンＡ内での１００番地へのメモリ・
ライトなのか、それ以外のルーチンでのものなのかを区
別できなかった。

【０００５】このような事態を回避するために、最近で
は、シーケンス・トリガという機能を用いている。この
シーケンス・トリガは、バス・サイクルの発生のシーケ
ンスを順次追跡し、現在どのようなシーケンスであるか
を示す信号である。この信号と、バス・サイクル毎の比
較結果を総合することにより、バス・サイクルが発生し
た状況を特定するものである。例えば、上記のサブルー
チンＡ内での１００番地へのメモリ・ライトをトリガに
する例で言えば、サブルーチンＡの入口と出口をシーケ
ンスの切り替わりとして設定し、この入口を通過後出口
にいたるまでの間に発生した１００番地へのメモリ・ラ
イトを検出することによって目的を果たそうとするもの
である。

【０００６】しかしながら、この従来のシーケンス・ト
リガでは、シーケンスの検出が複雑になる場合には、有
効でなくなることがあった。例えば、サブルーチンＡの
入口や出口が複数ある場合、あるいはハードウェア割り
込みによって他のルーチンに移ってしまったことを検出
することは難しく、また、設定も複雑になる欠点があっ
た。

【０００７】そこで本発明は、特定ルーチン内における
特定のバス・サイクルの検出ができる命令フェッチ・ト
リガ回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の命令フェッチ・トリガ回路は、マイクロプ
ロセッサのデータ・バスの状況をサンプリングして、予
め設定した比較データと比較し、一致／不一致の状況を
判断してトリガ信号を得る命令フェッチ・トリガ回路に
おいて、前記マイクロプロセッサの発生したバス・サイ
クル情報と検出を行うために外部から設定される比較バ
ス・サイクル情報とにより、その一致を検出してバス・
サイクル一致信号を出力するバス・サイクル検出手段
と、前記マイクロプロセッサのステータス情報により、
発生したバス・サイクルが命令フェッチ・サイクルであ
るかどうかを検出して命令フェッチ・サイクル信号を出
力する命令フェッチ・サイクル検出手段と、前記マイク
ロプロセッサの発生したアドレス情報と外部から設定さ
れる比較アドレス情報とを比較して検査対象の範囲に入
っているかを検出し、アドレス範囲内／外信号を出力す
るアドレス範囲検出手段と、前記命令フェッチ・サイク
ル信号とアドレス範囲内／外信号とにより、該命令フェ
ッチ・サイクル信号の場合のみアドレス範囲内／外信号
の結果をロードし、それ以外のサイクルが発生した場合
には前の結果を保持し、その内容を命令フェッチ・トリ
ガ信号として出力する命令フェッチ・トリガ保持手段
と、前記バス・サイクル一致信号と命令フェッチ・トリ
ガ信号とのアンドを算出してトリガ信号を出力するアン
ド回路とを備えたものである。

【０００９】

【作用】本発明によれば、命令フェッチ・サイクル検出
手段による命令フェッチ・サイクル信号と、アドレス範
囲検出手段によるアドレス範囲内／外信号とに基づい
て、命令フェッチ・トリガ保持手段で命令フェッチ・サ
イクルのときのみアドレス範囲内／外信号を保持して命
令フェッチ・トリガ信号を得、この命令フェッチ・トリ
ガ信号をシーケンス・トリガの代わりに、バス・サイク
ル一致信号と共に用い、アンド回路でアンドを算出して
トリガ信号を得ることで、特定ルーチン内の特定バス・
サイクルが検出される。

【００１０】

【実施例】以下、本発明を図示の一実施例により具体的
に説明する。図２は本発明実施例の命令フェッチ・トリ
ガ回路の構成を説明する図である。

【００１１】同図において、本実施例の命令フェッチ・
トリガ回路１１は、バス・サイクル検出手段１２と、命
令フェッチ・サイクル検出手段１３と、アドレス範囲検
出手段１４と、命令フェッチ・トリガ保持手段１５と、
アンド回路１６とから構成されている。

【００１２】バス・サイクル検出手段１２は、バス・サ
イクル情報と比較バス・サイクル情報との一致を検出し
てバス・サイクル一致信号を出力する手段である。命令
フェッチ・サイクル検出手段１３は、ステータス情報か
ら命令フェッチ・サイクルを検出して命令フェッチ・サ
イクル信号を出力する手段である。アドレス範囲検出手
段１４は、アドレス情報と比較アドレス情報とにより検
査対象の範囲に入っているかを検出し、アドレス範囲内
／外信号を出力する手段である。命令フェッチ・トリガ
保持手段１５は、命令フェッチ・サイクル信号とアドレ
ス範囲内／外信号とにより、命令フェッチ・サイクル信
号の場合のみアドレス範囲内／外信号の結果をロード
し、その内容を命令フェッチ・トリガ信号として出力す
る手段である。アンド回路１６は、バス・サイクル一致
信号と命令フェッチ・トリガ信号とのアンドを得てトリ
ガ信号を出力する回路である。

【００１３】図１は本発明実施例の命令フェッチ・トリ
ガ回路の全体ブロック図である。このブロック図は、図
２の命令フェッチ・トリガ回路をさらに具体的に説明す
るものであり、対応する部分は同一の符号を記す。

【００１４】同図において、非検査対象回路は、マイク
ロプロセッサ（ＣＰＵ）２１と、周辺回路２２とから構
成されている。このＣＰＵ２１は、例えば、広いデータ
・バス幅を有し長いデータ長を扱うことができる３２ビ
ットＣＰＵであり、それぞれアドレス情報、データ・バ
ス有効情報、ステータス情報、ダイナミック・バス・サ
イジング情報、データ情報をそれぞれ与えるラインで周
辺回路２２に接続されている。アドレス情報は、発生し
たバス・サイクルのアドレス内容を示す情報である。デ
ータ・バス有効情報は、発生したバス・サイクルのデー
タ・バス上のどのバイト境界に有効な情報が存在するか
を示しており、例えば、通常の３２ビットＣＰＵにおい
ては、３２ビットのデータ・バスが４つのバイトに分か
れており、各バイトを選択するバス・イネーブル信号
と、アドレス信号の下位２ビットとの組み合わせによっ
て、８、１６、３２等の任意の長さのデータを有効とす
ることができるようになっている。ステータス情報は、
発生したバス・サイクルのバス・ステータス情報を示
し、例えば、読み出すことを要求するリード、あるいは
書き込むことを要求するライト等のバス・サイクル定義
に関する情報である。ダイナミック・バス・サイジング
情報は、発生したバス・サイクルでどのようなダイナミ
ック・バス・サイジングが発生したかを示す情報であ
り、周辺回路２２からＣＰＵ２１へ入力される情報であ
る。データ情報は、データ・バスの内容を示す情報であ
る。

【００１５】検査側回路は、本実施例の命令フェッチ・
トリガ回路１１と、バス・サイクル希望トリガ内容設定
部２３と、フェッチ・トリガ希望トリガ内容設定部２４
とから構成されている。この命令フェッチ・トリガ回路
１１は、バス・サイクル検出部１２、命令フェッチ・サ
イクル検出部１３、アドレス範囲検出部１４、命令フェ
ッチ・トリガ保持部１５、及びアンド回路１６からな
る。バス・サイクル希望トリガ内容設定部２３は、希望
するトリガ内容を設定する部分であり、検出を行うバス
・サイクルの比較用のアドレス／データ／ステータス情
報の全てが予め設定され、これらの情報が比較バス・サ
イクル情報として、バス・サイクル検出部１２に与えら
れる。フェッチ・トリガ希望トリガ内容設定部２４は、
希望するトリガ内容を設定する部分であり、比較対象と
する所定のルーチンが配置されているアドレスの範囲が
予め設定され、この情報が比較アドレス情報としてアド
レス範囲検出部１４に与えられる。

【００１６】バス・サイクル検出部１２は、発生したバ
ス・サイクル情報としてＣＰＵ２１側から与えられるア
ドレス情報、データ・バス有効情報、ステータス情報、
ダイナミック・バス・サイジング情報、データ情報、及
びバス・サイクル希望トリガ内容設定部２３から与えら
れる比較バス・サイクル情報に基づき、バス・サイクル
の一致を検出して、バス・サイクル一致信号を出力する
機能を有する部分である。

【００１７】命令フェッチ・サイクル検出部１３は、Ｃ
ＰＵ２１側から与えられるステータス情報により、発生
したバス・サイクルが命令フェッチ・サイクルであるか
どうかを検出し、その結果として命令フェッチ・サイク
ル信号を出力する機能を有する部分である。

【００１８】アドレス範囲検出部１４は、ＣＰＵ２１側
から与えられるアドレス情報、データ・バス有効情報、
ダイナミック・バス・サイジング情報、及びトリガ希望
トリガ内容設定部２５から与えられる比較アドレス情報
に基づき、発生したバス・サイクルのアドレスが検査対
象のルーチンの範囲に入っているかどうかを検出し、そ
の結果をアドレス範囲内または外の信号として出力する
機能を有する部分である。

【００１９】命令フェッチ・トリガ保持部１５は、命令
フェッチ・サイクル信号とアドレス範囲内／外信号とを
比較し、命令フェッチ・サイクルの場合にのみアドレス
範囲検出部１４の結果をロードし、命令フェッチ・サイ
クル以外のサイクルが発生した場合には前の結果を保持
し、その内容を命令フェッチ・トリガ信号として出力す
る機能を有する部分である。

【００２０】アンド回路１６は、バス・サイクル一致信
号と命令フェッチ・トリガ信号のアンドを算出し、トリ
ガ信号を得る回路である。

【００２１】次に、上記構成の命令フェッチ・トリガ回
路１１の動作を説明する。まず、バス・サイクル検出部
１２では、アドレス情報、データ・バス有効情報、ステ
ータス情報、ダイナミック・バス・サイジング情報、デ
ータ情報、及び比較バス・サイクル情報に基づき、現在
発生中のバス・サイクルの一致が検出される。命令フェ
ッチ・サイクル検出部１３では、ステータス情報により
発生したバス・サイクルが命令フェッチ・サイクルであ
るかどうかが検出される。アドレス範囲検出部１４で
は、アドレス情報、データ・バス有効情報、ダイナミッ
ク・バス・サイジング情報、及び比較アドレス情報に基
づき、発生したバス・サイクルのアドレスが検査対象の
ルーチンの範囲に入っているかどうかが検出される。命
令フェッチ・トリガ保持部１５では、命令フェッチ・サ
イクルのときのみアドレス範囲検出部１４の結果がロー
ドされ、命令フェッチ・サイクル以外のサイクルが発生
した場合には前の結果が保持される。この命令フェッチ
・トリガ保持部１５から生成される命令フェッチ・トリ
ガ信号は、現在発生中のバス・サイクルが検出対象のル
ーチン内か外かを示す。この命令フェッチ・トリガ信号
は、検出対象ルーチンの存在が範囲として認識されるこ
とを示しているため、ルーチンの入口や出口が多数あっ
てもその設定方法は変わらず、また、ハードウェア割り
込み等がルーチンから抜け出てしまった場合でも、割り
込みルーチンの最初の命令フェッチ・サイクルで命令フ
ェッチ・トリガ信号が範囲外を示すため検出が可能にな
る。従って、命令フェッチ・トリガ信号をシーケンス・
トリガの代わりに、バス・サイクル一致信号と共に用
い、アンド回路１６でアンドを算出し、トリガ信号を得
ることで、特定ルーチン内の特定バス・サイクルを検出
することが可能となる。

【００２２】すなわち、従来の方法ではプログラムの流
れを、あるバス・サイクルの発生から他のバス・サイク
ルの発生というように、バス・サイクル毎の事象の発生
の間として捉えようとしたのに対して、本実施例では範
囲検出とその結果の保持により、プログラムの流れを面
として捉えることで問題が解決される。

【００２３】なお、上記各実施例において、３２ビット
ＣＰＵを中心に説明したが、これに限ることなく８ビッ
ト、１６ビット、６４ビットのＣＰＵにも適用できる。

【００２４】

【発明の効果】以上説明したように本発明によれば、命
令フェッチ・サイクル検出手段による命令フェッチ・サ
イクル信号と、アドレス範囲検出手段によるアドレス範
囲内／外信号とに基づいて、命令フェッチ・トリガ保持
手段で命令フェッチ・サイクルのときのみアドレス範囲
内／外信号を保持して命令フェッチ・トリガ信号を得、
この命令フェッチ・トリガ信号をシーケンス・トリガの
代わりに、バス・サイクル一致信号と共に用い、アンド
回路でアンドを算出し、トリガ信号を得ているため、特
定ルーチン内の特定バス・サイクルを検出することが可
能となる効果がある。

【図面の簡単な説明】

【図１】本発明実施例の命令フェッチ・トリガ回路の全
体ブロック図である。

【図２】本発明実施例の命令フェッチ・トリガ回路の構
成を説明する図である。

【符号の説明】

１１ 命令フェッチ・トリガ回路 １２ バス・サイクル検出手段 １３ 命令フェッチ・サイクル検出手段 １４ アドレス範囲検出手段 １５ 命令フェッチ・トリガ保持手段 １６ アンド回路 ２１ ＣＰＵ ２２ 周辺回路 ２３ バス・サイクル希望トリガ内容設定部 ２４ フェッチ・トリガ希望トリガ内容設定部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサのデータ・バスの状
   況をサンプリングして、予め設定した比較データと比較
   し、一致／不一致の状況を判断してトリガ信号を得る命
   令フェッチ・トリガ回路において、 前記マイクロプロセッサの発生したバス・サイクル情報
   と検出を行うために外部から設定される比較バス・サイ
   クル情報とにより、その一致を検出してバス・サイクル
   一致信号を出力するバス・サイクル検出手段と、 前記マイクロプロセッサのステータス情報により、発生
   したバス・サイクルが命令フェッチ・サイクルであるか
   どうかを検出して命令フェッチ・サイクル信号を出力す
   る命令フェッチ・サイクル検出手段と、 前記マイクロプロセッサの発生したアドレス情報と外部
   から設定される比較アドレス情報とを比較して検査対象
   の範囲に入っているかを検出し、アドレス範囲内／外信
   号を出力するアドレス範囲検出手段と、 前記命令フェッチ・サイクル信号とアドレス範囲内／外
   信号とにより、該命令フェッチ・サイクル信号の場合の
   みアドレス範囲内／外信号の結果をロードし、それ以外
   のサイクルが発生した場合には前の結果を保持し、その
   内容を命令フェッチ・トリガ信号として出力する命令フ
   ェッチ・トリガ保持手段と、 前記バス・サイクル一致信号と命令フェッチ・トリガ信
   号とのアンドを算出してトリガ信号を出力するアンド回
   路とを備えたことを特徴とする命令フェッチ・トリガ回
   路。