JPH05210596A - デュアルポートメモリ用制御回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 集積回路メモリ装置の誤ったパリティエラー
を防止する回路及び方法に関する。 【構成】 デュアルポートキヤッシュタグメモリ１０内
の各エントリに対し、１個のスヌープ有効ビット１６を
有し、ローカルプロセッサ以外の別の装置がキャツシュ
内のメモリヘデータを書込む場合は、リセットされる。
メモリアレイ１２を有し、又９ビットのタグデータ１４
が各エントリに対して格納されている。アレイ１２内の
各エントリは、有効ビット１６と、パリティビット１８
と、スヌープ有効ビット２０とを有している。有効ビッ
ト１６は、全メモリアレイ１４をリセットするためシス
テムにより使用され、有効ビット１６でエントリが０の
値を有する場合は、そのエントリは無効である。アレイ
１２のクリア動作は、アレイ内の全てのエントリに対し
有効ビット１６の全てを同時にリセットすることにより
達成され、単一のメモリサイクルにおいて全てのキヤッ
シュエントリを無効化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大略、集積回路メモリ
装置に関するものであって、更に詳細には、ある種のメ
モリ装置における誤ったパリティエラーを防止する回路
及び方法に関するものである。

【０００２】

【従来の技術】公知の如く、半導体メモリ装置内に格納
されるデータにおいて時折エラーが発生する場合があ
る。これらのエラーは、例えば、集積回路チップ内の周
辺の活性装置の機能障害により、例えば電源問題により
発生されるような電子的摂動、及び例えばアルファ粒子
衝撃により発生されるイオン化などのイベントにより発
生される場合がある。ほとんどの場合において、これら
のエラーの発生は基本的にランダムなものである。この
様なランダムエラーの発生を検知するために使用される
一般的な一つの方法は、パリティビットの発生及び検知
である。

【０００３】その最も一般的な形態において、一つのパ
リティビットが各８個のデータビットに対して、又はそ
の他の比較的小さなグループのビットに対して与えられ
る。パリティは、奇数又は偶数として定義され、パリテ
ィビットには１又は０の値が割当てられ、従ってデータ
における１の数＋パリティビットは定義されたパリティ
方法に従って奇数又は偶数の何れかである。このパリテ
ィ方法は、単一ビットエラーを検知することを可能とす
るが、２ビットエラーを検知するものではない。更に、
エラーの補正を与えるものでもない。この様な単一ビッ
トパリティ検知方法は、ほとんどの適用に対して低コス
トと適切なエラー保護との間の良好な利益衡量を与えて
いる。このことは、主に、半導体メモリ装置の信頼性が
高いためにいえることである。

【０００４】コンピュータシステムにおいて使用される
一つのタイプのメモリはキャッシュメモリである。これ
は、比較的小型で且つ高速のメモリであり、それは、中
央プロセサとメインシステムメモリとの間のシステム内
に存在している。キャッシュメモリは、システムメモリ
からキャッシュされたデータを格納するためのデータメ
モリフィールドを有すると共に、データキャッシュ内に
格納されたデータに対応するアドレスを格納するための
タグメモリフィールドを有している。その他のメモリと
同様に、キャッシュメモリは、典型的に、パリティチェ
ック動作を行なう。

【０００５】あるキャッシュタグメモリ装置、例えば本
願出願人に譲渡されている「二重ポートキャッシュタグ
メモリ（ＤＵＡＬ−ＰＯＲＴ ＣＡＣＨＥ ＴＡＧ Ｍ
ＥＭＯＲＹ）」という名称のＡ． Ｄａｌｙ及びＲ．
Ｔｕｔｔｌｅの発明になる１９９０年１月３１日に出願
された米国特許出願第４７３，２３９号に記載されてい
るようなメモリ装置は、非同期的にメモリアレイへアク
セスすることが可能な二つのポートを有している。キャ
ッシュタグメモリとして使用すべく特に構成された装置
においては、データポートのうちの一方がアレイ内のエ
ントリの単一ビットへデータを書込むことが可能であ
る。このことは、パリティチェック方法失敗に終わらせ
る場合がある。なぜならば、単一ビットの値を変化させ
ることは、そのパリティビットの値をも変化させること
を必要とするからである。この問題を回避するために、
単一の変更可能なビットをパリティチェック方法の外部
に残すことが可能であるが、このことは、メモリの完全
なパリティチェック動作を与えるものではないので望ま
しいことではない。

【０００６】一つのポートがメモリ内のエントリの単一
ビットの値を変化させることが可能であるデュアルポー
トメモリにおいては、パリティチェック動作が有効のま
ま維持されるようにエントリのパリティビットを適切に
調節する手段を提供することが望ましく、従ってこの様
な単一の変更可能なビットをパリティチェッカにより提
供される保護の中に設けることが可能であることが望ま
しい。

【０００７】

【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、半導体メモリ装置内にパリ
ティビットに対して選択的に値を書込む回路を設けるこ
とを目的とする。本発明の別の目的とするところは、キ
ャッシュタグメモリ装置に使用するのに適したこの様な
回路を提供することである。本発明の更に別の目的とす
るところは、デュアルポートメモリ装置の一方のポート
が一つのエントリ内において単一ビットの値を変化させ
た後にアレイ内に正しいパリティ値を配置させるこの様
な回路を提供することである。

【０００８】

【課題を解決するための手段】本発明によれば、メモリ
装置が、メモリアレイのパリティビット位置に取付けら
れた制御回路を提供している。アレイエントリ内の選択
された単一のビットが該エントリのその他のビットに影
響を与えることなしにその値を変化させると、該制御回
路がそのパリティビットの前の値を検知し且つその値の
補元をそのエントリに対するパリティビット位置内に内
部的に格納する。このパリティビットの補元を取る動作
は、選択されたビットが変化されるのと同一のメモリサ
イクル期間中に行なわれる。適切なパリティ機能を確保
するためのこのパリティビットの補元を取る動作は、装
置の通信をオフさせることなしに行なわれ、従って外界
に対しては完全にトランスペアレント即ち透明性であ
る。

【０００９】

【実施例】図１は、本発明のパリティチェック方法を使
用するのに適したキャッシュタグメモリのブロック図で
ある。好適実施例の装置１０は、コンピュータキャッシ
ュシステムに使用するのに適したデュアルポートキャッ
シュタグメモリである。この装置は、該メモリ内の各エ
ントリに対し、スヌープ（ｓｎｏｏｐ）有効ビットと呼
ばれる１個のビットを有している。このスヌープ有効ビ
ットは、ローカルプロセサ以外のシステム内の別の装置
がキャッシュ内に格納されているメモリ位置へデータを
書込む場合には、エントリが有効なものではないことを
表わすためにリセットされる。この様なキャッシュタグ
メモリの付加的な詳細、及びマルチプロセサコンピュー
タシステムにおいてのその使用状態については、上掲し
た米国特許出願第４７３，２３９号に記載されている。

【００１０】本装置１０はメモリアレイ１２を有してい
る。好適実施例においては、メモリアレイ１２は１２ビ
ット幅であるが、当業者にとって明らかな如く、本発明
の原理に基づいて種々の寸法のアレイ１２を使用するこ
とが可能である。

【００１１】好適実施例においては、９ビットのタグデ
ータ１４がアレイ内の各エントリに対して格納されてい
る。アレイ１２内の各エントリは、更に、有効ビット１
６と、パリティビット１８と、スヌープ有効ビット２０
とを有している。

【００１２】有効ビット１６は、全メモリアレイ１４を
リセットするためにシステムにより使用される。有効ビ
ットフィールド１６においてエントリが０の値を有する
場合には、そのエントリは無効であると考えられる。当
該技術分野において公知の原理に従い、全メモリアレイ
１２のクリア動作は、該アレイ内の全てのエントリに対
し有効ビット１６の全てを同時的にリセットすることに
より達成され、その際に単一のメモリサイクルにおいて
全てのキャッシュエントリを無効化させる。この動作
は、しばしば、「フラッシュクリア」と呼ばれる。メモ
リがクリアされると、タグデータフィールド１４内のど
のメモリ位置もリセットされることはない。

【００１３】図１の構成において、メモリアレイ１２は
デュアルポートメモリである。このことは、それが、二
つの異なったポートにより同時的に且つ非同期的にアク
セスすることが可能であることを意味している。ポート
Ａはローカルプロセサへ接続されており、且つローカル
プロセサによりアドレスされて、アクセスされるべきメ
モリ位置がキャッシュメモリ内に含まれているか否かを
判別する。ポートＢはシステムバスへ接続されており、
且つシステムバス上に書込まれるデータを「スヌープ」
するために装置１０により使用される。

【００１４】ローカルプロセサによりアクセスされてい
るアドレスがデータキャッシュ内に含まれるものである
か否かを判別するために、ローカルアドレスの最小桁ビ
ットが、当該技術分野において公知の如く、メモリアレ
イ１２のポートＡへ印加される。アレイ１２内へインデ
ックスするために使用される最小桁アドレスビットの数
はアレイ１２内のエントリ数により決定される。一つの
エントリがポートＡ最小桁アドレスビットによりアドレ
スされると、タグデータフィールド１４はデータキャッ
シュ（不図示）内の対応する位置に格納されているアド
レス位置の最大桁ビットを有している。これらの最大桁
ビットは信号線２２上にメモリアレイ１２から読出さ
れ、且つ比較器２４においてポートＡアドレスの最大桁
ビットと比較される。ポートＡアドレスの最大桁ビット
が信号線２２上のデータと一致する場合には、ポートＡ
上でアドレスされるメモリ位置のデータが現在装置１０
に対応するデータキャッシュ内に存在している。この様
な一致が存在するか否かの表示は信号線２６上に発生さ
れる。有効ビット１６又はスヌープ有効ビット２０の何
れかが０の値を有する場合には、そのエントリは無効で
あり且つ信号線２６上にミスの信号が発生される。

【００１５】システムバスから供給されるポートＢを介
して装置１０へ供給されるアドレスに対しても同一の処
理が行なわれる。ポートＢアドレスの最小桁ビットがメ
モリアレイ１２へ印加され、且つ対応するタグデータフ
ィールド１４が信号線２８上に読出される。信号線２２
における場合と同様に、信号線２８はタグデータフィー
ルド１４内のビット数＋有効ビット、パリティビット及
びスヌープ有効ビットに等しい個別的なラインの数を表
わしている。信号線２８上の値は、比較器３０におい
て、ポートＢアドレスの最大桁ビットと比較され、且つ
一致が見付かったか否かを表わす信号が信号線３２上に
発生される。前と同様に、有効ビット又はスヌープ有効
ビットの何れかが０の値を有する場合には一致の信号が
発生されることはない。ポートＢの場合には、比較器３
０において一致が見出だされる場合には、ポートＢアド
レスの最小桁ビットによりアドレスされるエントリに対
応するスヌープ有効ビット２０が０の値へリセットされ
る。

【００１６】キャッシュメモリ内の新たなメモリ位置へ
のローディングに対応して、ポートＡからメモリアレイ
１２内へ新たな値が格納される場合には、パリティ発生
器３４が残りのビットに対応する適宜のパリティビット
を発生する。一つのエントリがメモリ１２内に書込まれ
る場合には、そのエントリに対するスヌープ有効ビット
２０は、常に、１の値にセットされる。有効ビット１６
は、通常、何らかの特別な条件がその他のことを補償し
ない限り、新たなエントリをアレイ１２内に書込む場合
に、ユーザにより１にセットされる。新たなエントリ
は、ローカルプロセサに接続されているポートＡを介し
てのみ、メモリアレイ１２内に書込むことが可能であ
る。

【００１７】ポートＡを介して比較が行なわれている場
合には、パリティ検出回路３６が、有効ビット１６、パ
リティビット１８及びスヌープビット２０を包含するエ
ントリの全てのビットを読取り、且つそのパリティがそ
のエントリに対して有効であるか否かを表わす信号をラ
イン３８上に発生する。パリティエラーが発生すると、
システムにより種々の回復技術を実施することが可能で
ある。

【００１８】ポートＡを介してのみデータをメモリアレ
イ１２内に書込むことが可能であるので、ポートＢに対
してはパリティ発生回路は必要ではない。しかしなが
ら、パリティ検出回路４０は、ポートＢを介してアドレ
スされるエントリに対するパリティをチェックすること
が必要とされる。従って、ポートＢを介してアドレスさ
れたエントリに対してパリティが有効であるか否かを表
わす信号がライン４２上に与えられる。

【００１９】ポートＢは、システムバス上でアクセスさ
れているメインメモリ位置を「スヌープ」即ち偵察する
ために使用される。システムバス上でメモリ位置がアク
セスされる毎に、対応するエントリがメモリアレイ１２
から読取られ且つそのアドレスの最大桁ビットに対して
比較される。一致が見出だされる場合には、システムバ
スを介してアクセスされているメモリ位置がローカルプ
ロセサキャッシュ内に格納される。

【００２０】読取り動作がシステムバス（ポートＢ）上
で実施されている場合には、何ら競合が発生することは
なく、且つキャッシュタグメモリ内において何も行なわ
れることはない。しかしながら、データがシステムバス
上の一致するメインメモリ位置へ書込まれている場合に
は、キャッシュメモリ内に格納されているデータはもは
や有効なものではない。この場合には、ポートＢを介し
て選択されるエントリに対してのスヌープ有効ビットが
０の値へリセットされる。この０の値は、そのエントリ
が無効であることを表わし、且つこの様なエントリは、
ポートＡ又はポートＢの何れかを介して後にアクセスさ
れる場合に、キャッシュミスを発生する。このスヌープ
有効ビットのリセット動作は、ポートＢがメモリアレイ
１２へデータを書込むことが可能な唯一の場合である。

【００２１】エントリに対するスヌープ有効ビット２０
が０へリセットされると、そのエントリのパリティが変
化する。単に一つのビットが変化されるに過ぎないの
で、そのエントリに対するパリティは、実際のパリティ
エラーが発生しない場合であっても、不正確なものとし
て検出される。この様な誤ったパリティエラーの発生を
回避するために、そのエントリに対するパリティビット
の値をその補元値、即ち相補的な値へ同時的に変化させ
ることが必要である。このことは、スヌープヒットがそ
のスヌープ有効ビット２０をリセットさせることにより
エントリを無効化させた後であっても、パリティ検出回
路３６及び４０が有効なパリティ信号を発生し続けるこ
とを可能とする。

【００２２】図２を参照すると、スヌープ有効ビットが
０へリセットされた場合にパリティビットの補元を取り
且つそれをアレイ１２へ書き戻すための好適な回路４９
が示されている。比較器３１が、ポートＢアドレスの最
大桁ビットをタグデータ１４と比較する。比較器３１
は、エントリに対する有効ビットをチェックして、それ
が１の値を有するものであることを確保する。スヌープ
有効ビット２０は、ＡＮＤゲート５２における比較器３
１の出力５０と結合される。ＡＮＤゲート５２の出力
は、信号線３２上のＭＡＴＣＨ（マッチ）Ｂ信号を形成
する。

【００２３】信号線５４はパリティビットラインへ接続
されており、且つポートＢ最小桁アドレスビットにより
選択されるそのエントリに対するパリティビットの値は
信号線５４上に与えられる。センスアンプ５６は、信号
線５４上の値を検知するために使用される。センスアン
プ５６の出力端は制御回路４９内のゲート動作されるバ
ッファ５８へ接続されている。バッファ５８はラッチ６
０へ接続されており、該ラッチは、信号線５４上に与え
られるパリティビットの値を維持するために使用され
る。

【００２４】ラッチ６０の出力端は、非反転入力端６４
及び反転入力端６６を介して、マルチプレクサ６２へ接
続されている。マルチプレクサ６２の効果は、その制御
入力端６８内への信号の値に基づいて、現在選択された
パリティビットに対して反転されたか又は反転されてい
ない値の何れかを選択することである。マルチプレクサ
６２の出力端は、ゲート動作されるバッファ７０へ接続
されており、該バッファは、信号線７１上のパリティビ
ットへ値を書き戻すために使用される。

【００２５】マルチプレクサ制御入力端６８へ供給され
る信号はＡＮＤゲート７２により発生される。ＡＮＤゲ
ート７２への一方の入力は、出力信号線３２からとられ
る。ゲート７２への第二入力は信号線７４上に供給され
る。ライン７４上のシステムバス書込み信号は、読取り
サイクルではなく、書込みサイクルがシステムバス（ポ
ートＢ）上で実施中であることを表わす。上述した如
く、スヌープ有効ビット２０は、信号線３２上の論理１
により表わされる一致が発生し且つシステム書込みサイ
クルが発生している場合にのみリセットされる。従っ
て、両方のライン３２及び７４が論理１の値を有する場
合には、ＡＮＤゲート７２は制御入力端６８へ１入力を
与える。何れかの信号が０である場合には、論理０が制
御入力端６８へ供給される。

【００２６】バッファ５８及び７０は、ライン７６上に
供給される信号により制御される。信号線７６は、遅延
回路７８により駆動され、該遅延回路はその入力端にお
ける制御信号を遅延させる。該制御信号は、システムバ
ス書込みサイクルの完了を表わすものである。遅延回路
７８の出力は、システムバスが読取り動作を実施する場
合には低状態に止どまる。システムバス書込み期間中、
ライン７８上の信号は、システムバス書込みサイクルの
ほぼ終了時に短い期間の間高状態へ移行する。ライン７
６上の信号が低状態である間、バッファ５８はイネーブ
ルされ、従ってセンスアンプ５６の出力はラッチ６０内
へラッチされる。この時に、バッファ７０はディスエー
ブルされ、従ってそれはライン５４上の信号に影響を与
えることはない。ライン７６上の信号が高状態へ移行す
ると、バッファ５８はディスエーブルされ、従ってライ
ン５４上のちょうど読取られた値がラッチ６０内にラッ
チされる。ライン７６が高状態へ移行すると、バッファ
７０はイネーブルされ、従ってマルチプレクサ６２の出
力は信号ライン７１上へ駆動される。ライン７１上に供
給された信号は、マルチプレクサ６２内への制御入力の
値に依存して、ラッチ６０内に格納された前の値と同一
であるか又はその補元である。上述した如く、バッファ
７０は、システムバス読取りサイクル期間中にイネーブ
ルされることはない。

【００２７】マルチプレクサ６２は、論理０がその制御
入力端６８へ供給される場合に、非反転入力端６４がバ
ッファ７０へ接続されるように選択される。このこと
は、メモリエントリが最大桁アドレスビットと一致しな
い場合に、エントリに対するパリティビット内に前に格
納されたのと同一の値をそのエントリ内に再度書込ませ
る。システムバス書込み期間中に一致が発生したことを
表わす制御入力端６８内への１入力は、パリティビット
の反転された値をバッファ７０へ供給し、そこから、そ
れは信号線７１上へ供給される。このことは、所望の条
件下において、１又は０の何れかの選択されたエントリ
に対するパリティビットの前の値を反転させる。

【００２８】図３を参照すると、制御回路４９のさらな
る詳細な構成が示されている。バッファ５８は、パスゲ
ート８０とインバータ８２とから構成されている。信号
線７６上の低値は、パスゲート８０をして、センスアン
プ５６の出力端をラッチ６０へ接続させる。ライン７６
上の信号が高状態であると、パスゲート８０はオープン
スイッチとして作用する。

【００２９】ラッチ６０は任意のタイプのラッチとする
が可能であり、且つ好適実施例においては二つのインバ
ータである。パスゲート８０がターンオフされると、ノ
ード８６上に存在する値がラッチ６０内に維持される。
マルチプレクサ６２において、インバータ８８が、制御
入力端６８から与えられる信号を反転させる。非反転信
号はパスゲート９０及びＮチャンネルトランジスタ９２
へ供給される。インバータ８８の出力端もパスゲート９
０へ接続されると共にＰチャンネルトランジスタ９４へ
接続されている。ノード８６は、Ｐチャンネルトランジ
スタ９６及びＮチャンネルトランジスタ９８へ接続され
ている。

【００３０】ライン６８上の信号が低状態であると、パ
スゲート９０はノード８６上の値を直接的にノード１０
０へ通過させる。トランジスタ９２及び９４はオフであ
り、従ってトランジスタ９６と９８との間のノードはフ
ロートし且つノード１００上の値へ駆動される。信号線
６８が高状態であると、パスゲート９０はターンオフさ
れる。トランジスタ９２及び９４がオンであり、従って
トランジスタ９６及び９８はインバータとして機能す
る。このことは、ノード８６上の値の補元をノード１０
０上へ供給させる。

【００３１】ゲート動作するバッファ７０の好適実施例
は、インバータ１０２と２個のＮＡＮＤゲート１０４，
１０６とを有している。信号線７６はＮＡＮＤゲート１
０４，１０６の両方へ接続されており、且つイネーブル
信号として作用する。インバータ１０２は、ノード１０
０上の信号を反転し、且つそれをＮＡＮＤゲート１０６
の入力端へ印加させる。このことは、ＮＡＮＤゲート１
０４，１０６の出力をして、それらがライン７６上の信
号が高状態へ移行することによりイネーブルされる場合
に、相補的即ち補元信号を発生させる。当該技術分野に
おいて公知の如く、相補的な値がＳＲＡＭメモリ内にお
いて使用され、データをアレイ内のビットセルへ書込
む。ＮＡＮＤゲート１０４及び１０６からの出力は信号
線７１を介してアレイへ帰還され、反転されたか又は反
転されていない適宜の値を上述した如くにパリティビッ
ト内へ書込む。

【００３２】上述した技術は、アレイ内の一つのエント
リにおける単一ビットの値が変化される場合に、パリテ
ィビットを自動的に反転させるものであることが理解さ
れる。このことは、パリティ検出回路は、継続して、有
効なパリティを正しく検出し続けることを確保してい
る。本発明をメモリにおいてキャッシュされるメインメ
モリ位置に対してシステム書込みが実施される場合に一
つのポートが単一のスヌープ有効ビットを無効化させる
ことが可能なデュアルポートキャッシュタグメモリにお
いて実施した場合について説明した。しかしながら、当
業者にとって明らかな如く、残りのビットに影響を与え
ることなしにエントリの単一ビットの値をトグル動作す
ることの可能な任意のタイプのメモリが、完全なパリテ
ィチェック型メモリを提供するために、本発明の技術を
利用することが可能であることは勿論である。

【００３３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 本発明に基づいて制御回路を使用することの
可能なキャッシュタグメモリを示した概略ブロック図。

【図２】 図１のキャッシュタグメモリと共に使用する
好適な制御回路を示した概略ブロック図。

【図３】 好適な制御回路のより詳細な構成を示した概
略図。

【符号の説明】

１０ デュアルポートキャッシュタグメモリ １２ メモリアレイ １４ タグデータ １６ 有効ビット １８ パリティビット ２０ スヌープ有効ビット ３４ パリティ発生器 ３６，４０ パリティ検出回路

Claims (20)

【特許請求の範囲】
1. 【請求項１】 各々がパリティビットを持った複数個の
   エントリを有するランダムアクセスメモリ用の制御回路
   において、アドレスされたメモリエントリにおける単一
   ビットが変化された場合を表わす検知器、この様なアド
   レスされたエントリに対するパリティビットの状態を検
   知するセンサ、前記センサ及び前記検知器へ接続されて
   おりアドレスされたエントリにおける単一ビットが変化
   した場合にこの様なエントリに対して前記パリティビッ
   トの状態を変化させる制御器、を有することを特徴とす
   る制御回路。
2. 【請求項２】 請求項１において、前記エントリ全体に
   対して新しい値を書込むことなしにエントリの一つの予
   め選択したビットのみを変化させることが可能であるこ
   とを特徴とする制御回路。
3. 【請求項３】 請求項１において、前記メモリがデュア
   ルポートメモリであり、且つ第一ポートが各エントリに
   対して単一の選択したビットのみを変化させることが可
   能であることを特徴とする制御回路。
4. 【請求項４】 請求項３において、前記メモリがキャッ
   シュタグメモリであることを特徴とする制御回路。
5. 【請求項５】 請求項４において、前記第一ポートによ
   り変化可能なビットが有効なエントリを表わすために１
   の値を有しており、且つ前記第一ポート上のシステムア
   ドレスがシステム書込みサイクル期間中にアレイエント
   リと一致する場合に０の値へセットされることを特徴と
   する制御回路。
6. 【請求項６】 請求項５において、前記制御器が全ての
   システム書込みサイクル期間中にアドレスされたエント
   リに対するパリティビット内に値を書込み、その様に書
   込まれた値が、前記第一ポート上でキャッシュミスが発
   生した場合にその前の値から変化されることがなく、且
   つ前記第一ポート上でキャッシュヒットが発生した場合
   にはその前の値からの補元とされることを特徴とする制
   御回路。
7. 【請求項７】 請求項４において、前記メモリに対する
   第二ポートが全体的なエントリに対して新たな値を書込
   むことが可能であることを特徴とする制御回路。
8. 【請求項８】 請求項４において、前記制御器が、前記
   センサにより検知された値をラッチする手段と、前記検
   知器に応答し前記選択されたビットが変化されない場合
   に前記ラッチされた値を供給し且つ前記選択されたビッ
   トが変化される場合には前記ラッチされた値に対する補
   元を供給する論理回路と、前記供給された値をアドレス
   されたエントリのパリティビット内に書込む書込みバッ
   ファとを有することを特徴とする制御回路。
9. 【請求項９】 請求項８において、前記書込みバッファ
   が、前記第一ポートに取付けられているバスメモリに対
   する書込みサイクル期間中にのみ前記供給された値を書
   込むためにイネーブルされることを特徴とする制御回
   路。
10. 【請求項１０】 請求項９において、更に、前記書込み
    バッファに接続されておりシステムバス書込みサイクル
    の終了までそれに対するイネーブル入力を遅延させる遅
    延手段が設けられていることを特徴とする制御回路。
11. 【請求項１１】 メモリ装置において、各エントリがパ
    リティビットと予め選択したビットとを具備する複数個
    のエントリを有するメモリアレイ、一つのエントリの予
    め選択したビットが変化された場合を検知する手段、前
    記予め選択したビットが変化される場合にこの様なエン
    トリに対するパリティビットの補元を取る手段、を有す
    ることを特徴とするメモリ装置。
12. 【請求項１２】 請求項１１において、更に、イベント
    が発生するとエントリに対する予め選択したビットの値
    を変化させる手段が設けられていることを特徴とするメ
    モリ装置。
13. 【請求項１３】 請求項１２において、前記イベント
    が、アドレスされたエントリと入力値との一致を有する
    ことを特徴とするメモリ装置。
14. 【請求項１４】 請求項１３において、前記アドレスさ
    れたエントリがシステムバスアドレスの最小桁ビットに
    よりアドレスされ、且つ前記バスアドレスの最大桁ビッ
    トが前記入力値を与え、前記システムバスアドレスが第
    一入力／出力ポートを介して供給されることを特徴とす
    るメモリ装置。
15. 【請求項１５】 請求項１１において、前記メモリアレ
    イが第二入力／出力ポートを有しており、且つ前記第二
    ポートが全エントリに対し新たな値を書込むことが可能
    であることを特徴とするメモリ装置。
16. 【請求項１６】 請求項１５において、前記第一ポート
    が一つのエントリに対する予め選択したビットに対して
    のみ書込みを行なうことが可能であることを特徴とする
    メモリ装置。
17. 【請求項１７】 アレイ内に複数個のエントリを有して
    おり且つ前記アレイの単一の選択したエントリ内の単一
    ビットの値を独立的に変化させる能力を有するメモリ装
    置において有効パリティを維持する方法において、アレ
    イエントリ内の単一ビットの変化の発生を検知し、この
    様な変化が検知された場合にこの様なアレイエントリに
    対するパリティビットの補元を取る、上記各ステップを
    有することを特徴とする方法。
18. 【請求項１８】 請求項１７において、前記検知ステッ
    プが、アレイエントリとシステムバス上の値との間の一
    致の発生を判別し、システムバス書込みサイクルの発生
    を判別し、書込みサイクル期間中に一致が発生するもの
    と判別される場合に前記単一ビットの変化が発生するも
    のと検知される、上記各ステップを有することを特徴と
    する方法。
19. 【請求項１９】 請求項１８において、前記補元を取る
    ステップが、システムバス書込みサイクルの終了時に実
    施されることを特徴とする方法。
20. 【請求項２０】 請求項１８において、更に、システム
    書込みサイクルが発生するがアレイエントリとの一致が
    存在しない場合に、前記パリティビットの補元を取るこ
    とのない値を前記アレイエントリ内に書き戻すステップ
    を有することを特徴とする方法。